1、 IC設(shè)計流程之實現(xiàn)篇全定制設(shè)計要談IC設(shè)計的流程，首先得搞清楚IC和IC設(shè)計的分類。集成電路芯芯片從用用途上可可以分為為兩大類類：通用用IC（如如CPUU、DRAAM/SSRAMM、接口口芯片等等）和專專用ICC（ASIIC）（Apppliicattionn Sppeciificc Innteggratted Cirrcuiit），ASSIC是是特定用用途的IIC。從從結(jié)構(gòu)上上可以分分為數(shù)字字IC、模模擬ICC和數(shù)模模混合IIC三種種，而SSOC（Sysstemm Onn Chhip，從從屬于數(shù)數(shù)?；旌虾螴C）則則會成為為IC設(shè)計計的主流流。從實實現(xiàn)方法法上ICC設(shè)計又又可以分分為三種種，全

2、定定制（ffulll cuustoom）、半半定制（Semi-custom）和基于可編程器件的IC設(shè)計。全定制設(shè)計方法是指基于晶體管級，所有器件和互連版圖都用手工生成的設(shè)計方法，這種方法比較適合大批量生產(chǎn)、要求集成度高、速度快、面積小、功耗低的通用IC或ASIC?；陂T陣列（gate-array）和標準單元（standard-cell）的半定制設(shè)計由于其成本低、周期短、芯片利用率低而適合于小批量、速度快的芯片。最后一種IC設(shè)計方向，則是基于PLD或FPGA器件的IC設(shè)計模式，是一種“快速原型設(shè)計”，因其易用性和可編程性受到對IC制造工藝不甚熟悉的系統(tǒng)集成用戶的歡迎，最大的特點就是只需懂得硬件描

3、述語言就可以使用EDA工具寫入芯片功能。從采用的工工藝可以以分成雙雙極型(bippolaar)，MOSS和其他他的特殊殊工藝。硅硅（Sii）基半半導(dǎo)體工工藝中的的雙極型型器件由由于功耗耗大、集集成度相相對低，在在近年隨隨亞微米米深亞微微米工藝藝的的迅速發(fā)發(fā)展，在在速度上上對MOOS管已已不具優(yōu)優(yōu)勢，因因而很快快被集成成度高，功功耗低、抗抗干擾能能力強的的MOSS管所替替代。MMOSFFET工工藝又可可分為NNMOSS、PMOOS和CMOOS三種種；其中中CMOOS工藝藝發(fā)展已已經(jīng)十分分成熟，占占據(jù)ICC市場的的絕大部部分份額額。GaaAs器器件因為為其在高高頻領(lǐng)域域（可以以在0.35uum下很

4、很輕松作作到100GHzz）如微微波ICC中的廣廣泛應(yīng)用用，其特特殊的工工藝也得得到了深深入研究究。而應(yīng)應(yīng)用于視視頻采集集領(lǐng)域的的CCDD傳感器器雖然也也使用IIC一樣樣的平面面工藝，但但其實現(xiàn)現(xiàn)和標準準半導(dǎo)體體工藝有有很大不不同。在IC開發(fā)發(fā)中，常常常會根根據(jù)項目目的要求求（Sppeciificcatiionss）、經(jīng)經(jīng)費和EEDA工工具以及及人力資資源、并并考慮代代工廠的的工藝實實際，采采用不同同的實現(xiàn)現(xiàn)方法。其實IC設(shè)設(shè)計這個個領(lǐng)域博博大精深深，所涉涉及的知知識工具具領(lǐng)域很很廣，本本系列博博文圍繞繞EDAA工具展展開，以以實現(xiàn)方方法的不不同為主主線，來來介紹這這三種不不同的設(shè)設(shè)計方法法：

5、全定定制、半半定制和和基于FFPGAA的IC設(shè)計計，這三三種方法法在EDDA工具具和流程程上都有有各自鮮鮮明的特特色，通通過介紹紹這三種種IC設(shè)計計方法可可以讓大大家對IIC設(shè)計計有個清清晰的思思路，也也順便介介紹了其其中涉及及到的大大多數(shù)EEDA工工具，并并且避免免了讀者者陷入IIC領(lǐng)域域的某些些細節(jié)中中而不能能一窺全全貌之嫌嫌。其實實，無論論是ICC和ASIIC，還還是I/O芯片片、CPPU芯片片在EDDA工具具上的區(qū)區(qū)別都不不明顯，并并且涉及及某些應(yīng)應(yīng)用領(lǐng)域域的特定定的知識識，需要要讀者具具備一定定的背景景知識，不不適合用用來作為介介紹ICC的設(shè)計計流程的的入門級級題材。全定制ICC設(shè)計

6、方方法，是是按照規(guī)規(guī)定的功功能與性性能要求求，先設(shè)設(shè)計出滿滿足功能能的電路路，然后后對電路路的布局局與布線線進行專專門的優(yōu)優(yōu)化設(shè)計計，以達達到芯片片的最佳佳性能。全全定制IIC設(shè)計計的主要要EDAA工具有有Caddencce的Virrtuooso、Synnopssys的的Cusstomm Deesiggnerr（CD）等等，這兩兩款工具具實際上上提供一一個集成成設(shè)計環(huán)環(huán)境，在在這個環(huán)環(huán)境里用用戶可以以方便地地配置和和利用各各家EDDA的工工具來完完成各個個設(shè)計階階段的任任務(wù)。首首先來看看一看它它的設(shè)計計基本流流程（如如下圖）。圖11. 定義義設(shè)計規(guī)規(guī)格（DDesiign Speeciffica

7、atioon）典型的設(shè)計計規(guī)格書書描述了了電路的的功能（電電流放大大能力、信信噪比、帶帶寬等），最最大可容容許的延延時，以以及其他他的物理理性能，如如功耗等等。通常設(shè)計規(guī)規(guī)格書給給予電路路設(shè)計者者以較大大的設(shè)計計自由度度：如選選擇特定定的電路路拓撲結(jié)結(jié)構(gòu)，特特定器件件的位置置，輸入入輸出ppin角角的位置置，MOOSFEET的寬寬長比等等。下面是一個個一個全全加器的的規(guī)格說說明書：-0.8umm雙井CMMOS工工藝“加法”“進進位”的的傳遞延延時小于于1.22ns“加法”“進進位”的的轉(zhuǎn)換時時間小于于1.22ns電路面積小小于15500平平方微米米動態(tài)功耗1mWW（VDDD=5VV，fmaax

8、=220MHHZ）-2. 繪制制電路圖圖電路圖繪制制工具稱稱為Scchemmatiic CCaptturee（下圖圖是Viirtuuosoo中的Coompooserr工具），可可以提供供門級和和晶體管管級的電電路圖繪繪制功能能，該步步驟完成成后可以以生成網(wǎng)網(wǎng)表文件件供電路路仿真之之用。需需要說明明的是，各各家產(chǎn)生生的Scchemmatiic文件件不完全全兼容，要要從Syynoppsyss的CD中讀讀入Viirtuuosoo產(chǎn)生的電電路圖似似乎有些些困難。再再有一點點就是從從網(wǎng)表反反過來生生成電路路圖這一一功能在在這兩家家的工具具中都沒沒有被支支持，有有一個第第三方工工具sppiceevisso

9、n有有此功能能，但是是否能導(dǎo)導(dǎo)入Viirtuuosoo或CD中者者不得而而知，sspicceviisonn這個工工具的用用處在于于晶體管管級的調(diào)調(diào)試（對對照網(wǎng)表表和電路路圖），不不在于其其生成的的電路圖圖的通用用性。圖23. 產(chǎn)生生子電路路或電路路單元符符號在有層次結(jié)結(jié)構(gòu)（hhierrarcchiccal）的的電路中中，使用用用戶自自定義的的電路圖圖符號來來代替整整個子電電路塊，有有利于減減少重復(fù)復(fù)繪制這這些頻繁繁出現(xiàn)的的子電路路塊，使使整個頂頂層的電電路整潔潔而有序序，避免免出現(xiàn)一一個一大大片的扁扁平（fflatttenn）的電電路圖。如如反相器器INVV，NORR和NADDN等，在在設(shè)計中

10、中一般都都使用自自定義的的電路符符號代替替，這也也是代工工廠提供供PDKK中常用用的一個個手法。4. 電路路仿真這一步將調(diào)調(diào)用電路路仿真器器，如HHSPIICE、SPEECTRRE、ELDDO等來來實現(xiàn)電電路的仿仿真，用用以驗證證電路的的各項電電性指標標是否符符合規(guī)格格說明書書。在集集成設(shè)計計環(huán)境中中用戶可可以通過過配置自自由地選選擇使用用這些仿仿真器，如如在Viirtuuosoo ADDE（Anaalogg Deesiggn EEnviironnmennt），可可以方便便地使用用HSPPICEE來仿真真，當(dāng)然然前提是是生成HHSPIICE格格式的網(wǎng)網(wǎng)表。在圖1中有有一個迭迭代-循環(huán)的的箭頭，

11、說說明這一一步可能能需要迭迭代，若若仿真的的結(jié)果不不滿足規(guī)規(guī)格說明明書，需需要調(diào)整整電路圖圖，然后后再做仿仿真。這這一步由由于沒有有寄生參參數(shù)加入入網(wǎng)表，通通常叫做做版圖前前仿真（Pre-layout simulation）。另外，電路路仿真需需要代工工廠提供供的元器器件庫（代代工廠一一般以PPDK包包提供給給客戶，里里面包含含各種器器件的sspicce模型型，teechnnoloogy fille，Dessignn ruule等等）5. 生成成版圖版圖的生成成是至關(guān)關(guān)重要的的一環(huán)，是是連接電電路設(shè)計計與芯片片代工廠廠的一個個橋梁，版版圖不僅僅反映了了電路圖圖的連接接關(guān)系和和各種元元器件規(guī)規(guī)格

12、，還還反映了了芯片的的制造過過程和工工藝（具具體將在在另一篇篇博文中中專門敘敘述）。由由電路圖圖Schhemaaticc到版圖圖繪制一一般使用用集成開開發(fā)環(huán)境境中的LLayoout Ediitorr。生成成版圖有有兩種途途徑，一一是手工工繪制而而成（根根據(jù)具體體的工藝藝文件-tecchnoologgy ffilee），另另一種是是自動生生成（具具體可參參考Viirtuuosoo Laayouut，Synnopssys的的ICWWB）。生生成的文文件格式式為GDDSIII 或CIFF，都是是國際流流行的標標準格式式。 6. DRRC檢查查DRCDessignn Ruule Cheeck，版版圖生

13、成成完成后后，還需需要進行行“設(shè)計計規(guī)則檢檢查”，這這是一些些由特定定的制造造工藝水水平確定定的規(guī)則則，如ppolyy-pooly conntacct的最最小間距距，meetall-meetall的最小小間距和和mettal的的最大寬寬度等等等。這些些規(guī)則體體現(xiàn)了芯芯片制造造的“良良率（即即合格率率）”和和芯片性性能的折折衷。（圖圖3 顯示示出有兩兩處違反反DRCC，都是是mettal的的寬度超超過設(shè)計計規(guī)則要要求）EDA工具具有Caadennce Virrtuooso iDRRC、Draaculla（這這是一個個獨立的的版圖驗驗證工具具，具有有DRCC/ERRC、LVSS、寄生生參數(shù)提提取等

14、多多種功能能），SSynoopsyys的Herrculles（DRCC、LVSS檢查）。圖37. 寄生生參數(shù)提提取當(dāng)版圖的DDRC完完成之后后，需要要提取該該電路的的寄生參參數(shù)以用用來比較較精確地地模擬現(xiàn)現(xiàn)實芯片片的工作作情形，寄寄生參數(shù)數(shù)包含寄寄生電阻阻和寄生生電容，在在高頻電電路設(shè)計計中還需需要提取取寄生的的電感。EDA工具主要有StarRC，Calibre，Dracula等。這些寄生參數(shù)一般都簡化成一個或多個lumped R/C/L，“插入”相應(yīng)的電路節(jié)點處，一般都是與電壓無關(guān)的線性無源器件。這樣經(jīng)過寄生參數(shù)提取后生成的網(wǎng)表文件，被稱為“post-layout netlist”。8. L

15、VVS檢查查Layouut-vverssus-Schhemaaticc (LLVS) Chheckk，LVSS將比較較原來的的電路圖圖的“拓拓撲網(wǎng)絡(luò)絡(luò)”與從從版圖提提取出來來的拓撲撲結(jié)構(gòu)，并并證明二二者是完完全等價價的。LLVS提提供了另另一個層層次的檢檢查以保保證設(shè)計計的完整整性和可可靠性這個個版圖是是原來設(shè)設(shè)計的物物理實現(xiàn)現(xiàn)。LVVS只能能保證電電路的拓拓撲結(jié)構(gòu)構(gòu)是一致致的，并并不能保保證最后后電路的的電學(xué)性性能一定定滿足設(shè)設(shè)計規(guī)格格書。典典型的LLVS錯錯誤為，兩兩個晶體體管的不不當(dāng)連接接關(guān)系，或或遺漏的的連線等等。9. 后仿仿真可以從圖11看到，在在DRCC和LVSS這兩步步上都有有返

16、回llayoout的的迭代，說說明若要要設(shè)計流流程成功功進行到到“poost-layyoutt siimullatiion”即即后仿真真這一階階段，需需要清除除所有DDRC和和LVSS的錯誤誤信息。后后仿真的的輸入是是包含原原始電路路信息以以及寄生生信息的的網(wǎng)表，是是最接近近真實電電路的網(wǎng)網(wǎng)表文件件。通過過“后仿仿真”，可可以獲得得該設(shè)計計完整真真實的性性能：延延時、功功耗、邏邏輯功能能、時序序信息等等信息，這這一過程程也是驗驗證整個個設(shè)計是是否成功功的“最最后一關(guān)關(guān)”，若若不滿足足規(guī)格說說明書要要求則需需要從頭頭來過從調(diào)調(diào)整Scchemmatiic開始始重新走走完新一一輪的設(shè)設(shè)計流程程。與p

17、re-layyoutt仿真（第第4步）不不同的是是，HSSPICCE或SPEECTRRE的輸輸入文件件除了原原始網(wǎng)表表外，還還須要一一些寄生生參數(shù)的的文件（如如spff、speef），這這一種電電路仿真真又稱“back-annotation simulation”（具體參見HSPICE用戶手冊）。評價與說明明以上的9個個步驟只只能保證證該設(shè)計計在siimullatiion的的角度是是經(jīng)過“驗驗證了的的”，并并不保證證制造出出來的電電路一定定和siimullatiion出出來的結(jié)結(jié)果一致致，所以以在大規(guī)規(guī)模投放放代工廠廠制造（又又稱“流流片”）之之前，還還需要經(jīng)經(jīng)過一些些小批量量的“試試流片”，

18、這這叫做“硅硅驗證”（silicon verification）。通過硅驗證后的設(shè)計才是真正成功的設(shè)計，我們經(jīng)常聽說的“硬IP”就是指這一類經(jīng)過硅驗證過的成功的設(shè)計，“軟IP”通常指的是只是通過以上9步的EDA工具驗證的設(shè)計。另外，與下下一篇博博文將要要介紹的的半定制制IC設(shè)計計流程相相比，全全定制設(shè)設(shè)計缺少少“綜合合（syynthhesiis）、布布局布線線（pllacee annd rroutte）”等等步，說說明全定定制設(shè)計計不可能能或者很很困難實實現(xiàn)綜合合和自動動布局布布線，歷歷史上曾曾經(jīng)有很很多公司司致力于于此，但但都中道道崩殂。目前前的EDDA設(shè)計計流程很很多步驟驟要靠手手工操作作，這就就需要很很多的技技巧和設(shè)設(shè)計經(jīng)驗驗。其次次，全定定制設(shè)計計的電路路是一些些規(guī)模比比較小，需需要非常常好的性性能，并并且重復(fù)復(fù)利用率率很高的的“關(guān)鍵鍵電路模模塊”，很很多是模模擬電路路，或數(shù)數(shù)?；旌虾想娐罚捎捎谄湓O(shè)設(shè)計過程程復(fù)雜而而對設(shè)計計者的經(jīng)經(jīng)驗要求求甚高，被被業(yè)界稱稱之為“藝藝術(shù)品級級電路設(shè)設(shè)計”。還還有一點點需要說說明，全全定制IIC設(shè)計計不等于于模擬電電路設(shè)計計，盡管管該設(shè)計計中一般般模擬成成