第9章VerilogHDL模型的不同抽象級別1概述Verilog模型可以是實際電路不同級別的抽象。所謂不同的抽象級別，實際上是指同一個物理電路，可以在不同的層次上用Verilog語言來描述它，如果只從行為和功能的角度來描述某一電路模塊，就稱為行為模塊；如果從電路結構的角度來描述該電路模塊，就稱為結構模塊。抽象的級別和它們對應的模塊類型常可以分為以下5種(1)系統(tǒng)級(system)(2)算法級(algorithmic)(3)RTL級(RegisterTransferLevel):(4)門級(gate-level):(5)開關級(switch-level)系統(tǒng)級、算法級和RTL級是屬于行為級的，門級是屬于結構級的。2對于數(shù)字系統(tǒng)的邏輯設計工程師而言，熟練地掌握門級、RTL級、算法級、系統(tǒng)級是非常重要的。而對于電路基本部件（如門、緩沖器、驅動器等）庫的設計者而言，則需要掌握用戶自定義源語元件（UDP）和開關級的描述。一個復雜電路的完整VerilogHDL模型是由若干個VerilogHDL模塊構成的，每一個模塊又可以由若干個子模塊構成。這些模塊可以分別用不同抽象級別的VerilogHDL描述，在一個模塊中也可以有多種級別的描述。利用VerilogHDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計。39.1門級結構一個邏輯網(wǎng)絡是由許多邏輯門和開關所組成，因此用邏輯門的模型來描述邏輯網(wǎng)絡是最直觀的。VerilogHDL提供了一些門類型的關鍵字，可以用于門級結構建模。49.1.1與非門、或門和反向器及其說明語法VerilogHDL中有關門類型的關鍵字共有26個之多。我們只介紹8個。and與門nand

與非門nor或非門or或門xor

異或門xnor

異或非門buf

緩沖器not非門門聲明語句的格式如下：<門的類型>[<驅動能力><延時>]<門實例1>[，<門實例2>，…<門實例n>];59.1.2用門級結構描述D觸發(fā)器例9.1用基本邏輯單元組成D型主從觸發(fā)器6module flop(data,clock,clear,q,qb);input data,clock,clear;output q,qb;nand #10 nd1(a,data,clock,clear),nd2(b,ndata,clock),nd4(d,c,b,clear),nd5(e,c,nclock),nd6(f,d,nclock),nd8(qb,q,f,clear);nand #9 nd3(c,a,d),nd7(q,e,qb);not #10 iv1(ndata,data),iv2(nclock,clock);endmodule79.1.3.由已經(jīng)設計成的模塊來構成更高一層的模塊clrdqclkclrdqclkclrdqclkq0d0clrdqclkd3d2q2q3q1d1clrbclkf4f3f2f1四位寄存器電路結構圖8`include"flop.v"module hardreg(d,clk,clrb,q);input clk,clrb;input[3:0] d;output[3:0] q;flop f1(d[0],clk,clrb,q[0],),f2(d[1],clk,clrb,q[1],),f3(d[2],clk,clrb,q[2],),f4(d[3],clk,clrb,q[3],);endmodule99.2VerilogHDL的行為描述建模modulehardreg(d,clk,clrb,q);input clk,clrb;input[3:0] d;output[3:0] q;reg[3:0]q;always@(negedge

clkorposedge

clrb)beginif(clrb)q<=0;elseq<=d;endendmodule109.2.1僅用于產生仿真測試信號的VerilogHDL行為描述建模`include"flop.v"`include"hardreg.v"modulehardreg_top;regclock,clearb;//為產生測試用的時鐘和清零信號需要寄存器reg[3:0]data;//為產生測試用數(shù)據(jù)需要用寄存器wire[3:0]qout;//為觀察輸出信號需要從模塊實例端口中引出線

`definestim#100data=4'b//宏定義stim,可使源程序簡潔

eventend_first_pass;//定義事件end_first_passhardregreg_4bit(.d(data),.clk(clock),.clrb(clearb),.q(qout));11initialbeginclock=0;

clearb=1;end

always#50clock=~clock;always@(end_first_pass)

clearb=~clearb;always@(negedgeclock)$strobe("attime%0dclearb=%bdata=%dqout=%d",$time,clearb,data,qout);12initialbegin#55;repeat(4) //重復四次產生下面的data變化

begindata=4'b0000;`stim0001;`stim0010;`stim0011;`stim0100;`stim0101;

`stim0110;`stim0111;`stim1000;`stim1001;`definestim#100data=4'b13

`stim1010;`stim1011;`stim1100;`stim1101;

`stim1110;`stim1111;#200->end_first_pass;end$finish; //結束仿真endendmodule149.2.2硬件描述語言的可綜合性問題所謂邏輯綜合就其實質而言是設計流程中的一個階段，在這一階段中將較高級抽象層次的描述自動地轉換成較低層次描述。就現(xiàn)在達到的水平而言，所謂邏輯綜合就是通過綜合器把HDL程序轉換成標準的門級結構網(wǎng)表，而并非真實具體的電路。而真實具體的電路還需要利用ASIC和FPGA制造廠商的布局布線工具根據(jù)綜合后生成的標準的門級結構網(wǎng)表來產生。為了能轉換成標準的門級結構網(wǎng)表，HDL程序的編寫必須符合特定綜合器所要求的風格。由于門級結構、RTL級的HDL程序的綜合是很成熟的技術，所有的綜合器都支持這兩個級別HDL程序的綜合。159.3用戶定義的原語用戶可以定義自己設計的基本邏輯元件的功能，也就是說，可以利用UDP來定義自己特色的用于仿真的基本邏輯元件模塊并建立相應的原語庫。這樣，就可以與調用VerilogHDL基本邏輯元件同樣的方法來調用原語庫中相應的元件模塊，并進行仿真。由于UDP是用查表的方法來確定其輸出的，用仿真器進行仿真時，對它的處理速度較對一般用戶編寫的模塊快得多。與一般的用戶模塊比較，UDP更為基本，它只能描述簡單的能用真值表表示的組合或時序邏輯。16primitiveudp_and(out,a,b);//原語名和端口列表//端口聲明語句outputout;//表示組合邏輯時一定不能聲明為reg類型inputa,b;//輸入端口聲明//狀態(tài)表定義；以關鍵詞table開始table//狀態(tài)表輸入項的次序必須與