Chapter9Memory,CPLDandFPGA

(存儲器、CPLD和FPGA)DigitalLogicDesignandApplication(數(shù)字邏輯設(shè)計及應(yīng)用)1

Memory(半導(dǎo)體存儲器)LSI在應(yīng)用上分類：專用型，為專門設(shè)備或用途而設(shè)計 通用型，可用在不同數(shù)字設(shè)備中在制造工藝上分類：雙極型

MOS型半導(dǎo)體存儲器指能夠存儲大量二值數(shù)據(jù)的半導(dǎo)體器件，按功能可分為：只讀存儲器（READ－ONLYMEMORY，ROM）信息數(shù)據(jù)可長期掉電保存于器件之中隨機存取存儲器（RANDOM－ACCESSMEMORY，RAM）可隨時讀出或?qū)懭霐?shù)據(jù)、數(shù)據(jù)斷電丟失DigitalLogicDesignandApplication(數(shù)字邏輯設(shè)計及應(yīng)用)2

各種存儲器中結(jié)構(gòu)最簡單的一種。在正常工作時它存儲的數(shù)據(jù)是固定不變的，只能讀出，不能隨時寫入，故稱只讀存儲器。分類：使用的器件類型: 二極管ROM

雙極型三極管ROM MOS管ROM數(shù)據(jù)的寫入方式: 固定ROM：無法更改，出廠時已定可編程ROM（PROM）：用戶只可寫入一次可擦可編程ROM（EPROM）：可寫可擦，但費時長，操作復(fù)雜電抹可編程ROM（E2PROM）只讀存儲器（READ－ONLYMEMORY，ROM）DigitalLogicDesignandApplication(數(shù)字邏輯設(shè)計及應(yīng)用)3ROM電路都包含地址譯碼器、存儲單元矩陣和輸出緩沖器三個部分：地址譯碼（與陣列）字線存儲矩陣（或陣列）位線輸出緩沖（三態(tài)門控制）只讀存儲器（READ－ONLYMEMORY，ROM）DigitalLogicDesignandApplication(數(shù)字邏輯設(shè)計及應(yīng)用)4

二極管ROMA1A0VCCW0W1W2W3D3D2D1D0D’3D’2D’1D’0存儲矩陣地址譯碼器或陣與陣固定ROM:掩模只讀存儲器

兩位地址輸入:A1，A0；四位數(shù)據(jù)輸出:D3，D2，D1，D0；存儲單元為二極管；存儲容量為4×4位。只讀存儲器（READ－ONLYMEMORY，ROM）5工作原理：地址譯碼器將地址A1A0譯成W0～W3中的一個高電平輸出信號。存儲矩陣實際上是一個編碼器，當(dāng)W0～W3輸出高電平信號，則在D0～D3輸出一個四位二值代碼。A1A0=10,W2=1,W0=W1=W3=0,只有D2’一根位線與W2之間有二極管，二極管導(dǎo)通，D2’=1,D0’=D1’=D3’=0D3D2D1D0=0100只讀存儲器（READ－ONLYMEMORY，ROM）DigitalLogicDesignandApplication(數(shù)字邏輯設(shè)計及應(yīng)用)6二極管ROM的結(jié)點圖（陣列圖）A1A0W0W1W2W3D3D2D1D0D’3D’2D’1D’0最小項7NMOS管存儲矩陣W0W1W2W3D3D2D1D0VDD交叉點處接有MOS管時相當(dāng)于存1，沒有MOS管時相當(dāng)于存0。交叉點的數(shù)目稱為存儲單元數(shù)，用4（字?jǐn)?shù)）×4（位數(shù)）表示。固定ROM電路結(jié)構(gòu)簡單，集成度高，價格便宜，存儲數(shù)據(jù)由工廠制造時固化，數(shù)據(jù)不可改寫用存儲器實現(xiàn)組合邏輯函數(shù):地址譯碼器輸出全部最小項利用存儲單元的或門輸出構(gòu)成所需組合邏輯的最小項和8可編程只讀存儲器

PROM：所有的存儲單元均為0或1，可根據(jù)需要改寫一次存入數(shù)據(jù)（編程）的方法：熔斷法，PN結(jié)擊穿法出廠時所有存儲單元為1，用戶可寫入0只能寫入一次：令字線為高電平，位線上施加負(fù)高壓脈沖熔絲型PROM的存儲單元PROM管的結(jié)構(gòu)原理圖9EPROM：可根據(jù)需要改寫多次，將存儲器原有的信息抹去，再寫入新的信息，允許改寫幾百次方法：利用雪崩擊穿，采用特殊的雪崩注入MOS管或疊柵注入MOS管擦除方式：紫外線照射特點：擦除操作復(fù)雜，速度慢，正常工作時不能隨意改寫E2PROM：允許改寫100～10000次方法：利用隧道效應(yīng)，采用具有兩個柵極的特制NMOS管和一個普通NMOS管只讀存儲器（READ－ONLYMEMORY，ROM）DigitalLogicDesignandApplication(數(shù)字邏輯設(shè)計及應(yīng)用)10E2PROM：允許改寫100～10000次擦除方式：加電特點：擦除操作簡單，速度快，正常工作時最好不要隨意改寫FlashMemory:快閃存儲器方法：采用特殊的單管疊柵MOS管，寫入用雪崩注入，擦除利用隧道效應(yīng)擦除方式：加電特點：擦除操作簡單，集成度高，容量大只讀存儲器（READ－ONLYMEMORY，ROM）DigitalLogicDesignandApplication(數(shù)字邏輯設(shè)計及應(yīng)用)11例1用一個ROM實現(xiàn)如下函數(shù)，并畫出其結(jié)點圖將函數(shù)寫成最小項之和的形式確定地址和輸出輸入變量為A、B、C、D，地址為4位；函數(shù)F1、F2，輸出為2個，應(yīng)選用24×

2的ROMROM的應(yīng)用實現(xiàn)組合邏輯函數(shù)，代碼轉(zhuǎn)換，字符發(fā)生器，數(shù)學(xué)函數(shù)表，實現(xiàn)時序電路中組合邏輯部分ROM也可按RAM的級聯(lián)方式擴展12畫結(jié)點圖DCW1W2W3F1F2D’2D’1W4W7W9W10W5W6W8W11W12W14W15W13BAW0只讀存儲器（READ－ONLYMEMORY，ROM）DigitalLogicDesignandApplication(數(shù)字邏輯設(shè)計及應(yīng)用)13例2用一個ROM實現(xiàn)二進(jìn)制碼到格雷碼的轉(zhuǎn)換

確定地址和輸出輸入變量為B3、B2、B1、B0，地址為4位；函數(shù)R0、R1、R2、R3，輸出為4個，應(yīng)選用24×

4的ROM14畫結(jié)點圖B0B1W1W2W3R1R2D’1D’2W4W7W9W10W5W6W8W11W12W14W15W13B2B3W0R3R0D’3D’4只讀存儲器（READ－ONLYMEMORY，ROM）15

隨機存取存儲器(RAM)在使用RAM時可以隨時從任一指定地址取出（讀出）數(shù)據(jù)，也可以隨時將數(shù)據(jù)存入（寫入）任何指定地址的存儲單元中去。優(yōu)點：讀寫方便，使用靈活。缺點：存在易失性，一旦斷電所存儲的數(shù)據(jù)便會丟失，不利于數(shù)據(jù)長期保存。按存儲單元的特性分為：SRAM：靜態(tài)隨機存儲器DRAM：動態(tài)隨機存儲器DigitalLogicDesignandApplication(數(shù)字邏輯設(shè)計及應(yīng)用)16

SRAM的結(jié)構(gòu)框圖

SRAM的結(jié)構(gòu)及工作原理RAM電路通常由存儲矩陣、地址譯碼器和讀/寫控制電路三部分組成。17存儲矩陣：在譯碼器和讀/寫控制電路的控制下既可以寫入1或0，又可以將所存儲的數(shù)據(jù)讀出。存儲矩陣中的單元個數(shù)即存儲容量地址譯碼器：將輸入的地址代碼譯成某一條字線的輸出信號，使連接在這條字線上的存儲單元或讀/寫控制電路接通，然后才能對這些單元進(jìn)行讀或?qū)?。讀/寫控制電路：對電路的工作狀態(tài)進(jìn)行控制片選輸入端CS，讀/寫控制，輸出緩沖電路

隨機存取存儲器（RAM）DigitalLogicDesignandApplication(數(shù)字邏輯設(shè)計及應(yīng)用)18

=1，執(zhí)行讀操作，將存儲單元里的內(nèi)容送到輸入/輸出端上；=0，執(zhí)行寫操作，輸入/輸出線上的數(shù)據(jù)被寫入存儲器；CS=1時RAM的輸入/輸出端與外部總線接通；CS=0時RAM的輸入/輸出端呈高阻態(tài)，不能與總線交換數(shù)據(jù)；

隨機存取存儲器（RAM）DigitalLogicDesignandApplication(數(shù)字邏輯設(shè)計及應(yīng)用)192114的結(jié)構(gòu)框圖

X0

A3行地址譯碼器存儲矩陣6464輸入/輸出電路列地址譯碼器

X63

Y0

Y15

A4

A5

A6

A7

A8

A1

A2

A9I/O1I/O2I/O3I/O4

A0

G2

G1

G3

G4

G5

G6

G7

G8

G10

G92021共有1024×4=4096個存儲單元，排成64×64矩陣。1024（=210），共有10個地址輸入端A0～A9。

分成兩組譯碼I/O1～I(xiàn)/O4既是數(shù)據(jù)輸入端也是數(shù)據(jù)輸出端=1時，門G1～G8禁止，將存儲器內(nèi)部電路與外部連線隔離，可以直接把I/O1～I(xiàn)/O4與系統(tǒng)總線相連使用。=0，=0，G1～G4工作，G5～G8禁止，加到I/O1～I(xiàn)/O4上的數(shù)據(jù)被寫入指定的四個存儲單元。=1，=0時，門G9輸出高電平，使緩沖器G5～G8工作，門G10輸出低電平，使G1～G4禁止，這時由地址碼指定的四個存儲單元中的數(shù)據(jù)被送到I/O1～I(xiàn)/O4，實現(xiàn)讀操作。DigitalLogicDesignandApplication(數(shù)字邏輯設(shè)計及應(yīng)用)22

SRAM的典型存儲單元：

六管NMOS靜態(tài)存儲單元六管CMOS靜態(tài)存儲單元特點：數(shù)據(jù)穩(wěn)定可靠無需刷新讀寫速度快工藝復(fù)雜集成度低23動態(tài)隨機存儲器DRAM單管動態(tài)MOS存儲單元典型存儲單元:特點：電路簡單集成度高讀出信號小需刷新24DRAM電路總體結(jié)構(gòu)：1位輸入1位輸出地址分時輸入25RAM的擴展當(dāng)使用一片RAM器件不能滿足存儲量的需要時，可以將若干片RAM組合到一起，接成一個容量更大的RAM。位擴展方式:輸入全部并接，輸出分別接出如果每一片RAM中的字?jǐn)?shù)已夠用而每個字的位數(shù)不夠用時，應(yīng)采用位擴展的連接方式，將多片RAM組合成位數(shù)更多的存儲器。例1用1024×1位RAM接成1024×8位RAM。26字?jǐn)U展方式:輸入低位和并接，輸出全部并接,輸入高位通過譯碼控制片選如果每一片RAM中的位數(shù)已夠用而字?jǐn)?shù)不夠用時，應(yīng)采用字?jǐn)U展方式（也稱地址擴展方式）。例2.用四片256×8位RAM接成一個1024×8位RAM256（=28），1024（=210），每一片RAM只有八位地址輸入端，而1024為10位地址輸入端，故需增加兩位地址碼A9、A8。由于每一片RAM的數(shù)據(jù)端I/O1～I(xiàn)/O8都有三態(tài)緩沖器，而它們又不會同時出現(xiàn)低電平，故可將它們的數(shù)據(jù)端并聯(lián)起來，作為整個RAM的八位數(shù)據(jù)輸入/輸出端。DigitalLogicDesignandApplication(數(shù)字邏輯設(shè)計及應(yīng)用)RAM的擴展27

RAM的字?jǐn)U展接法DigitalLogicDesignandApplication(數(shù)字邏輯設(shè)計及應(yīng)用)28各片RAM電路的地址分配DigitalLogicDesignandApplication(數(shù)字邏輯設(shè)計及應(yīng)用)RAM的擴展29

ProgrammableLogicDevice(可編程邏輯器件)可編程邏輯器件(ProgrammableLogicDevice)簡稱PLD，是一種通用大規(guī)模集成電路，用于LSI和VLSI設(shè)計中，采用軟件和硬件相結(jié)合的方法設(shè)計所需功能的數(shù)字系統(tǒng)。PLD的優(yōu)點：價格較便宜，操作簡便，修改方便DigitalLogicDesignandApplication(數(shù)字邏輯設(shè)計及應(yīng)用)30可編程邏輯器件PLD的分類：根據(jù)有無寄存功能：可編程組合邏輯器件可編程時序邏輯器件。按內(nèi)部電路組成：PLA（可編程邏輯陣列）PGA（可編程門陣列）按編程方式：熔絲編程光擦編程電擦編程在線編程可擦除PLA和可擦除PGA統(tǒng)稱為可擦除PLD，簡稱EPLDDigitalLogicDesignandApplication(數(shù)字邏輯設(shè)計及應(yīng)用)31規(guī)格：變量輸入與陣列輸出+或陣列輸出任一邏輯函數(shù)都可用“與或”式表示，即任何邏輯函數(shù)都可以用一個與門陣列與一個或門陣列來實現(xiàn)。由與陣列和或陣列組成的電路叫做邏輯陣列LA

固定LA{ROM（不可編程）邏輯陣列LAPROM（或陣列可編程）PLAPAL（與陣列可編程）FPLA（與、或陣列皆可編程）PLA同PROM一樣，可用熔絲編程，也可用NMOS，CMOS工藝的光擦和電擦編程?？删幊踢壿嬯嚵蠵LA

（ProgrammableLogicArray）DigitalLogicDesignandApplication(數(shù)字邏輯設(shè)計及應(yīng)用)32&熔絲全保留的簡化符號熔絲全保留或燒斷異或門&&11AB1&&11VCCHLLHHL33用ROM實現(xiàn)邏輯函數(shù)時，地址譯碼器的每個輸出都為一條字線，不能減少。輸出函數(shù)為標(biāo)準(zhǔn)的與或表達(dá)式。為減小芯片面積，簡化譯碼器，使輸出函數(shù)為最簡的與或表達(dá)式，采用FPLA。（見例1）FPLA與觸發(fā)器配合可構(gòu)成時序邏輯電路（見例2）

現(xiàn)場可編程邏輯陣列FPLA

（FieldProgrammableLogicArray）DigitalLogicDesignandApplication(數(shù)字邏輯設(shè)計及應(yīng)用)34用ROM實現(xiàn)邏輯函數(shù)時，地址譯碼器的每個輸出都為一條字線，不能減少。輸出函數(shù)為標(biāo)準(zhǔn)的與或表達(dá)式。FPLA規(guī)格用輸入變量數(shù)、與邏輯陣列的輸出端數(shù)、或邏輯陣列的輸出端數(shù)三者的乘積表示。用戶可進(jìn)行一次編程，使用方便（熔絲型）；也可用疊柵注入式MOS管作為存儲單元，如同UVEPROM

現(xiàn)場可編程邏輯陣列FPLA

（FieldProgrammableLogicArray）DigitalLogicDesignandApplication(數(shù)字邏輯設(shè)計及應(yīng)用)35例1DCW1W2W3F1F2D’2D’1W4W7W9W10W5W6W8W11W12W14W15W13BAW04×14×236DCW1W2W3F1F2D’2D’1W7W10W6W8W12BAW04×9×2DigitalLogicDesignandApplication(數(shù)字邏輯設(shè)計及應(yīng)用)FPLA規(guī)格用輸入變量數(shù)、與邏輯陣列的輸出端數(shù)、或邏輯陣列的輸出端數(shù)三者的乘積表示。374×7×2DCW1W2W3F1F2D’2D’1W4W5W7BAW638例2用FPLA與D觸發(fā)器實現(xiàn)8421BCD計數(shù)器DigitalLogicDesignandApplication(數(shù)字邏輯設(shè)計及應(yīng)用)39畫出卡諾圖40DigitalLogicDesignandApplication(數(shù)字邏輯設(shè)計及應(yīng)用)41陣列圖4×8×4QAW1W2W3W4W5W7W6W8DDDDQBQCQDCPRDigitalLogicDesignandApplication(數(shù)字邏輯設(shè)計及應(yīng)用)42雙極型PAL：熔斷法CMOSPAL：可多次擦除（紫外線擦除）PAL和觸發(fā)器可構(gòu)成時序電路可編程陣列邏輯（ProgrammableArrayLogic，PAL）PAL的基本組成包括：輸入互補緩沖;可編程與陣列；固定或陣列；特定的輸出電路;尚未編程之前，與邏輯陣列的所有交叉點均有熔絲接通。編程即是將有用的熔絲保留，無用的熔絲熔斷。DigitalLogicDesignandApplication(數(shù)字邏輯設(shè)計及應(yīng)用)43一、PAL的基本電路結(jié)構(gòu)最簡單的PAL電路結(jié)構(gòu)形式，包含一個可編程的與邏輯陣列和一個固定的或邏輯陣列。44編程后的PAL電路45二、PAL的幾種輸出電路結(jié)構(gòu)和反饋形式1.專用輸出結(jié)構(gòu)：輸出端是與或門，與或非門或者互補輸出結(jié)構(gòu)，即所有設(shè)置的輸出端只能作輸出用。有PAL10H8、PAL14H4、PAL10L8、PAL14L4、PAL16C1等。2.可編程輸入/輸出結(jié)構(gòu)：PAL16L8、PAL20L10等463.寄存器輸出結(jié)構(gòu)：帶有異或門的可編程輸入/輸出結(jié)構(gòu)輸出三態(tài)緩沖（由與邏輯陣列控制）輸出信號互補反饋到與邏輯陣列中用途：產(chǎn)生復(fù)雜的組合邏輯函數(shù)在輸出端插入D觸發(fā)器陣列，狀態(tài)及輸出均互補反饋到與邏輯陣列中，輸出三態(tài)緩沖由公共控制線控制用途：組成各類時序邏輯電路475.運算選通輸出結(jié)構(gòu)4.異或輸出結(jié)構(gòu)PAL規(guī)格：PAL-輸入量-結(jié)構(gòu)-輸出量例：PAL14H414輸入4輸出輸出正變量專用輸出結(jié)構(gòu)

PAL16R416輸入4輸出輸出反變量寄存器輸出結(jié)構(gòu)應(yīng)用舉例：

專用輸出結(jié)構(gòu)----實現(xiàn)組合邏輯設(shè)計要點：計算輸出邏輯的最簡與或式選擇PAL器件：輸入端輸出端每個輸出所含與項數(shù)量進(jìn)行相應(yīng)編程連接，去除未使用的與門二、PAL的幾種輸出電路結(jié)構(gòu)和反饋形式DigitalLogicDesignandApplication(數(shù)字邏輯設(shè)計及應(yīng)用)485.運算選通輸出結(jié)構(gòu)4.異或輸出結(jié)構(gòu)PAL規(guī)格：PAL-輸入量-結(jié)構(gòu)-輸出量例：PAL14H414輸入4輸出輸出正變量專用輸出結(jié)構(gòu)

PAL16R416輸入4輸出輸出反變量寄存器輸出結(jié)構(gòu)應(yīng)用舉例：

寄存器輸出結(jié)構(gòu)----實現(xiàn)時序邏輯設(shè)計要點：計算各狀態(tài)方程（驅(qū)動方程）的最簡與或式選擇PAL器件：輸入端輸出端每個輸出所含與項數(shù)量觸發(fā)器數(shù)量進(jìn)行相應(yīng)編程連接，去除未使用的與門二、PAL的幾種輸出電路結(jié)構(gòu)和反饋形式DigitalLogicDesignandApplication(數(shù)字邏輯設(shè)計及應(yīng)用)49PAL的應(yīng)用例1：用PAL器件設(shè)計一個數(shù)值判別電路。要求判斷4位二進(jìn)制數(shù)DCBA的大小屬于0~5、6~10、11~15三個區(qū)間的哪一個之內(nèi)。十進(jìn)制數(shù)二進(jìn)制數(shù)Y0Y1Y2DCBA000001001000110020010100300111004010010050101100601100107011101081000010910010101010100101110110011211000011311010011411100011511110015051例2用PAL設(shè)計一個4位循環(huán)碼計數(shù)器，并要求所設(shè)計的計數(shù)器具有置零和對輸出進(jìn)行三態(tài)控制的功能。CPY3Y2Y1Y0CQ3Q2Q1Q0C0000001111110001011101200110110013001001101140110010011501110100016010101010170100010111811000001119110100010110111100000111111000001112101000101113101100100114100100110115100010111016000001111152根據(jù)上表畫出4個觸發(fā)器次態(tài)的卡諾圖，化簡后5354通用陣列邏輯GAL（GeneralArrayLogic）GAL是第二代的PAL，是一種寄存PLA器件?；窘Y(jié)構(gòu)：輸入互補緩沖,與或陣列（可編與、固定或）,可編程的輸出電路輸出電路結(jié)構(gòu)：通用宏單元OLMC（可編程）工藝：E2CMOS擦除方式：采用電可擦除的CMOS制作特點：通用性較強，高速，低耗，使用方便GAL器件是美國Lattice公司1985年首先推出的，目前主要有5種型號：GAL16V8GAL20V8ispGAL16Z8

ispGAL20V10GAL39V18DigitalLogicDesignandApplication(數(shù)字邏輯設(shè)計及應(yīng)用)55通用陣列邏輯GAL（GeneralArrayLogic）一、GAL的電路結(jié)構(gòu)：GAL由可編程與陣列、固定或陣列、OLMC及部分輸入/輸出緩沖門電路組成。實際上，GAL的或陣列包含在OLMC中。DigitalLogicDesignandApplication(數(shù)字邏輯設(shè)計及應(yīng)用)5657二、輸出邏輯宏單元（OLMC）DigitalLogicDesignandApplication(數(shù)字邏輯設(shè)計及應(yīng)用)58三、工作特點：8個與或項輸入，可實現(xiàn)正/反相輸入（XOR）

可選擇直接輸出/通過D觸發(fā)器輸出（OMUX）

輸出三態(tài)門可控：4種方式（TSMUX）

反饋輸入可控：輸出/狀態(tài)/其他輸入（FMUX）DigitalLogicDesignandAp