PAGEPAGE372附錄1：名詞解釋與（AND）：當(dāng)所有條件全滿足時(shí)，結(jié)果成立。(第一章)ASCII碼（AmericanStandardCodeforInformationInterchange）：是以二進(jìn)制表示字母、數(shù)字、標(biāo)點(diǎn)符號(hào)的幾種字符編碼之一。(第一章)基（base）：是計(jì)數(shù)系統(tǒng)數(shù)字符號(hào)集中數(shù)碼的個(gè)數(shù)。十進(jìn)制數(shù)的基為10，二進(jìn)制數(shù)的基為2?；╞ase）與基數(shù)（radix）可互換使用。(第一章)二進(jìn)制（binary）：以2為基的數(shù)制。(第一章)二—十進(jìn)制編碼（binarycodeddecimal，BCD）：用于直接表示十進(jìn)制字符的特殊的二進(jìn)制碼。BCD碼的每四位值表示一位十進(jìn)制數(shù)碼。(第一章)標(biāo)準(zhǔn)積之和（canonicalsumofproduct）：積（“與”函數(shù)）的和（“或”函數(shù)）是多個(gè)積項(xiàng)的和。對(duì)于標(biāo)準(zhǔn)積之和的表達(dá)式中的一個(gè)積項(xiàng)要包含所有變量，可以是原變量或是反變量。(第一章)編碼（code）：用數(shù)碼、文字、符號(hào)表示特定對(duì)象的方法稱為編碼。(第一章)補(bǔ)碼（complementcode）：用于表示帶符號(hào)數(shù)的二進(jìn)制碼。(第一章)十進(jìn)制（decimal）：基為10的數(shù)制。(第一章)任意項(xiàng)（donotcareterms）：在輸出函數(shù)真值表中，未被定義的最大項(xiàng)或最小項(xiàng)。它們可以分配為0值，也可分配為1值。(第一章)余3碼（excess-3code）：一種BCD碼，具有對(duì)稱取反的特性，其結(jié)構(gòu)方式是對(duì)應(yīng)的NBCD碼加3。如0與9，1與8，…，4與5互為反碼。(第一章)異或（EX-OR）：一個(gè)邏輯函數(shù)中，當(dāng)一個(gè)或奇數(shù)個(gè)輸入信號(hào)為真時(shí)，輸出為真。其它情況為假。(第一章)同或（EX-NOR）：異或的非。(第一章)函數(shù)（function）：用來標(biāo)明輸入輸出變量之間的邏輯關(guān)系，如y=f（a，b，c）。(第一章)格雷碼（graycode）：一種在數(shù)值連續(xù)變化時(shí)只有一位發(fā)生改變的編碼，并具有反射特性。(第一章)十六進(jìn)制（hexadecimal）：基為16的數(shù)制。該數(shù)制的數(shù)碼集合包含16個(gè)字符（0到9以及A、B、C、D、E、F）。(第一章)卡諾圖（Karnaughmap）：卡諾圖是用來化簡(jiǎn)邏輯代數(shù)的由方格組成的圖。每一個(gè)方格代表函數(shù)的最大項(xiàng)或最小項(xiàng)。排列的方格使得兩個(gè)相鄰方格間只有一個(gè)二進(jìn)制位發(fā)生變化。(第一章)最小項(xiàng)（minterm）：邏輯函數(shù)中代表輸出函數(shù)真值表中輸出為1時(shí)的項(xiàng)。最小項(xiàng)是最大項(xiàng)的補(bǔ)。(第一章)非（NOT）：當(dāng)條件滿足時(shí)，結(jié)果不成立；條件不滿足時(shí)，結(jié)果成立。(第一章)或（OR）：當(dāng)兩個(gè)以上的條件存在時(shí)，滿足任意一個(gè)條件時(shí)，結(jié)果成立。(第一章)乘積項(xiàng)（productterm）：乘積項(xiàng)是一個(gè)或多個(gè)變量的邏輯乘。(第一章)積之和（SOP）：邏輯函數(shù)的輸入變量先形成乘積項(xiàng)后再相加。(第一章)真值表（truthtable）：用來表示每一組輸入變量和輸出變量之間的關(guān)系，表現(xiàn)形式是表格化的一維矩陣。(第一章)變量（variable）：在二進(jìn)制邏輯中，代表取值的信息。通常用符號(hào)、字母來定義。(第一章)有權(quán)碼（weightedcode）：每位都有特定勸值的編碼。有幾種有權(quán)碼，如8421碼、5421碼和2421碼等等。(第一章)(第二章)先進(jìn)的肖特基TTL（advancedschottkyTTL，74AS）：74S的改進(jìn)型集成電路，比74S系列延遲時(shí)間更短。(第二章)高速CMOS（high-speedCMOS）：CMOS的改進(jìn)型集成電路，延遲時(shí)間更短、功耗更低。(第二章)互補(bǔ)式金屬-氧化物半導(dǎo)體（complementarymetal-oxidesemiconductor，CMOS）：用場(chǎng)效應(yīng)管實(shí)現(xiàn)的集成電路。(第二章)雙列直插式封裝（dualin-linepackage，DIP）：集成電路的一種封裝形式。(第二章)射極耦合邏輯電路（emitterCoupledLogic，ECL）：非飽和狀態(tài)的雙極型晶體管實(shí)現(xiàn)的集成電路。(第二章)扇出（fan-out）：允許驅(qū)動(dòng)同類門的個(gè)數(shù)，表示門電路的帶負(fù)載能力。(第二章)快速TTL（highTTL，74H）：采用達(dá)林頓管實(shí)現(xiàn)的雙極型集成電路。(第二章)集成注入邏輯電路（integratedinjectionlogic，I2L）：三極管驅(qū)動(dòng)電流采用發(fā)射極注入方式實(shí)現(xiàn)的集成電路。大規(guī)模集成電路（largescaleintegration，LSI）：每片包含1000—10000個(gè)元件（100～1000個(gè)等效門）的集成電路。(第二章)低功耗肖特基TTL（low-powerschottkyTTL，74LS）：采用肖特基三極管且功耗較低的雙極型集成電路。(第二章)中規(guī)模集成電路（mediumscaleintegration，MSI）：每片包含100—1000個(gè)元件（20～100個(gè)等效門）的集成電路。(第二章)噪聲容限（noisemargin）：允許輸入端電壓偏離規(guī)定數(shù)值的大小，表示門電路的抗干擾能力。(第二章)集電極開路門（opencollectorgate，OCgate）：為實(shí)現(xiàn)線與邏輯，將輸出三極管集電極設(shè)置成開路狀態(tài)的雙極型集成電路。(第二章)功耗（powerdissipation，PD）：流過電源的電流與電源電壓的乘積。(第二章)傳輸延遲時(shí)間（propagationdelaytime，tPD）：表明輸出波形相對(duì)于輸入波形滯后的時(shí)間，表示門電路的開關(guān)速度。(第二章)肖特基TTL（schottkyTTL，74S）：采用肖特基三極管實(shí)現(xiàn)的雙極型集成電路。(第二章)小規(guī)模集成電路（smallscaleintegration，SSI）：每片包含10—100個(gè)元件（10～20個(gè)等效門）的集成電路。(第二章)閾值電壓（thresholdvoltage，UTH）：電壓傳輸特性轉(zhuǎn)折區(qū)中點(diǎn)所對(duì)應(yīng)的輸入電壓，近似分析時(shí)使用的電壓。(第二章)晶體管-晶體管邏輯電路（transistor-transistorlogic，TTL）：用雙極型晶體管實(shí)現(xiàn)的集成電路。(第二章)超大規(guī)模集成電路（verylargescaleintegration，VLSI）：每片包含10000個(gè)以上元件（1000個(gè)以上等效門）的集成電路。(第二章)結(jié)構(gòu)體(architecture)：描述實(shí)體硬件的互連關(guān)系，數(shù)據(jù)的傳輸和變換以及動(dòng)態(tài)行為部分稱之為結(jié)構(gòu)體，每個(gè)結(jié)構(gòu)體可以代表該硬件的某一方面特性。(第一章)比較器（comparator）：比較兩個(gè)位數(shù)相同的二進(jìn)制數(shù)的數(shù)值，判斷并輸出其大小比較結(jié)果的組合邏輯電路。(第三章)譯碼器（decoder）：將一組二進(jìn)制代碼翻譯成與其對(duì)應(yīng)的某特定輸出信號(hào)的組合邏輯電路。(第三章)編碼器（encoder）：在一組具有特定含義的輸入信號(hào)中，對(duì)每一個(gè)輸入信號(hào)分別編成一組二進(jìn)制代碼輸出的組合邏輯電路。(第三章)實(shí)體(entity)：實(shí)體提供電路設(shè)計(jì)的公共信息,是VHDL設(shè)計(jì)電路的最基本部分。(第一章)事件（event）：某個(gè)信號(hào)有值的變化且恰好剛剛發(fā)生。(第一章)全加器（full—adder）：完成當(dāng)前位加數(shù)、被加數(shù)和相鄰低位的進(jìn)位的加法運(yùn)算的組合邏輯電路。全加器的“全”字主要是指在進(jìn)行1位二進(jìn)制加法運(yùn)算時(shí)，考慮相鄰低位的進(jìn)位輸入。(第三章)半加器（half—adder）：完成當(dāng)前位加數(shù)和被加數(shù)的加法運(yùn)算的組合邏輯電路。半加器的“半”字主要是指在進(jìn)行1位二進(jìn)制加法運(yùn)算時(shí)，不考慮相鄰低位的進(jìn)位輸入。(第三章)冒險(xiǎn)（hazard）：由于競(jìng)爭(zhēng)而可能在電路輸出端產(chǎn)生毛刺的現(xiàn)象。(第三章)多路選擇器（multiplexer）：由輸入地址碼決定從多個(gè)輸入端選擇一路數(shù)據(jù)信號(hào)輸出的組合邏輯電路。(第三章)進(jìn)程（process）：VHDL的順序行為語句的執(zhí)行是一個(gè)接在另一個(gè)之后執(zhí)行，它存在于VHDL程序中的進(jìn)程行為之中。(第一章)競(jìng)爭(zhēng)（race）：指一個(gè)門電路多個(gè)輸入信號(hào)同時(shí)跳變，或者一個(gè)信號(hào)經(jīng)由不同的路徑傳到同一個(gè)門的輸入端致使信號(hào)到達(dá)時(shí)間不同的現(xiàn)象。(第三章)超高速集成電路描述語言（VHDL）：描述復(fù)雜的國(guó)際通用電路系統(tǒng)硬件描述語言。(第一章)異步（asynchronous）：沒有固定時(shí)間關(guān)系的工作方式。(第四章)異步時(shí)序邏輯電路（asynchronoussequentiallogiccircuit）：構(gòu)成時(shí)序電路的觸發(fā)器沒有統(tǒng)一的時(shí)鐘脈沖，觸發(fā)器的狀態(tài)變化不是同時(shí)發(fā)生的。(第四章)特征方程（characteristicequation）：描述觸發(fā)器邏輯功能的方程。(第四章)清零信號(hào)（clear）：使觸發(fā)器輸出端置0的輸入信號(hào)。(第四章)時(shí)鐘脈沖（clockpulse）：在所有時(shí)鐘周期內(nèi)，0、1信號(hào)有規(guī)律地交替變化。(第四章)邊沿觸發(fā)（edgetriggered）：在時(shí)鐘邊沿處發(fā)生狀態(tài)改變的觸發(fā)方式。(第四章)邊沿觸發(fā)器（edge-triggeredflip-flop）：在時(shí)鐘邊沿處改變觸發(fā)器的輸出狀態(tài)。(第四章)觸發(fā)器（flip-flop）：在激勵(lì)信號(hào)的作用下改變輸出狀態(tài)的雙穩(wěn)態(tài)數(shù)字電路，可以存儲(chǔ)一位二值信息，觸發(fā)器使用時(shí)鐘信號(hào)。(第四章)JK觸發(fā)器（JKflip-flop）：有J、K輸入信號(hào)，并具有置位、復(fù)位、保持和計(jì)數(shù)功能的觸發(fā)器。(第四章)電平觸發(fā)（leveltiggered）：在時(shí)鐘電平期間發(fā)生狀態(tài)改變的觸發(fā)方式。(第四章)主從觸發(fā)器（master-slaveflip-flop）：由兩個(gè)同步RS觸發(fā)器組成的觸發(fā)器。在時(shí)鐘高（低）電平時(shí)存儲(chǔ)輸入信號(hào)，輸出狀態(tài)不變，在時(shí)鐘低（高）輸出狀態(tài)改變。(第四章)次態(tài)（nextstate）：時(shí)鐘信號(hào)作用之后的觸發(fā)器狀態(tài)。(第四章)置位信號(hào)（preset）：使觸發(fā)器輸出端置1的輸入信號(hào)。(第四章)現(xiàn)態(tài)（presentstate）：時(shí)鐘信號(hào)作用之前的觸發(fā)器狀態(tài)。(第四章)復(fù)位（reset）：觸發(fā)器恢復(fù)為輸出為0的狀態(tài)。(第四章)置位（set）：觸發(fā)器置于輸出為1的狀態(tài)。(第四章)狀態(tài)（轉(zhuǎn)換）圖（statediagram）：描述狀態(tài)變化規(guī)律的圖形。(第四章)狀態(tài)（轉(zhuǎn)換）表（statetable）：描述狀態(tài)變化規(guī)律的表格。(第四章)同步（synchronous）：具有固定時(shí)間關(guān)系的工作方式。(第四章)同步時(shí)序邏輯電路（synchronoussequentiallogiccircuit）：時(shí)序電路中的觸發(fā)器在同一個(gè)時(shí)鐘脈沖作用下工作，所有觸發(fā)器的狀態(tài)同時(shí)發(fā)生變化的時(shí)序電路。(第四章)時(shí)序圖（timingdiagram）：描述時(shí)鐘信號(hào)與狀態(tài)之間變化的時(shí)序波形。(第四章)雙向移位寄存器（bidirectional）：由一組觸發(fā)器構(gòu)成的數(shù)據(jù)可以左移，也可以右移的寄存器，具體方向取決于寄存器的邏輯結(jié)構(gòu)和模式控制信號(hào)。(第五章)功能表（functiontable）：描述計(jì)數(shù)器、寄存器和移位寄存器全功能的輸入和輸出關(guān)系的表格。(第五章)置入（load）：將數(shù)據(jù)輸入到觸發(fā)器。(第五章)模n計(jì)數(shù)器（modulo-nCounter）：計(jì)數(shù)器的循環(huán)的狀態(tài)個(gè)數(shù)為n。(第五章)寄存器（register）：由一組觸發(fā)器構(gòu)成，用于存儲(chǔ)二進(jìn)制輸入數(shù)據(jù)，數(shù)據(jù)可以在一組時(shí)鐘作用下并行或串行置入觸發(fā)器。(第五章)環(huán)形計(jì)數(shù)器（ringcounter）：環(huán)形計(jì)數(shù)器由一組同步時(shí)鐘觸發(fā)器構(gòu)成，通常是D觸發(fā)器。每個(gè)觸發(fā)器的輸出連接到下一個(gè)觸發(fā)器的輸入，使每個(gè)時(shí)鐘脈沖到來時(shí)數(shù)據(jù)能夠從左邊觸發(fā)器遷移到右邊觸發(fā)器，類似于移位寄存器。最右端的觸發(fā)器輸出反饋到最左端的觸發(fā)器輸入，使得計(jì)數(shù)器的內(nèi)容能夠再循環(huán)。(第五章)移位寄存器（shiftregister）：由一組觸發(fā)器構(gòu)成，其輸入和輸出連接具有四個(gè)特征：（1）并行置入和串行輸出數(shù)據(jù)；（2）并行置入和并行輸出數(shù)據(jù)；（3）串行置入和并行輸出數(shù)據(jù)；（4）串行置入和串行輸出數(shù)據(jù)。一旦數(shù)據(jù)被置入，就能夠左移，或能夠右移，具體方向取決于寄存器的邏輯結(jié)構(gòu)和模式控制信號(hào)。(第五章)扭環(huán)形計(jì)數(shù)器（twistedRingcounter）：扭環(huán)行計(jì)數(shù)器由一組同步時(shí)鐘觸發(fā)器構(gòu)成，通常是D觸發(fā)器。每個(gè)觸發(fā)器的輸出連接到下一個(gè)觸發(fā)器的輸入，使每個(gè)時(shí)鐘脈沖到來時(shí)數(shù)據(jù)能夠從左邊觸發(fā)器遷移到右邊觸發(fā)器，類似于移位寄存器。而最右端的觸發(fā)器輸出反相端反饋到最左端的觸發(fā)器輸入，使得計(jì)數(shù)器的內(nèi)容能夠再循環(huán)。(第五章)可逆計(jì)數(shù)器（up/downcounter）：由一組觸發(fā)器構(gòu)成的計(jì)數(shù)器，計(jì)數(shù)可以是遞增，也可以是遞減，具體方向取決于計(jì)數(shù)器的邏輯結(jié)構(gòu)和模式控制信號(hào)。(第五章)可配置邏輯塊（CLB）：現(xiàn)場(chǎng)可編程邏輯陣列中使用的基本邏輯單元，它包括“查找表”、兩個(gè)觸發(fā)器和控制邏輯。(第六章)動(dòng)態(tài)隨機(jī)存儲(chǔ)器（DRAM）：用電容作為儲(chǔ)存元件的讀寫半導(dǎo)體存儲(chǔ)器。(第六章)可擦除的可編程邏輯器（EPLD）：可擦寫的可編程邏輯器件。它包括EPROM、EEPROM、PLA、GAL等器件。這種器件包括“與”陣列和“或”陣列，根據(jù)不同的器件，“與”和“或”陣列編程結(jié)果不同。(第六章)可擦除的可編程只讀存儲(chǔ)器（EPROM）：它是紫外線照射的可擦除可編程只讀存儲(chǔ)器。使用浮柵存儲(chǔ)數(shù)據(jù)，紫外線照射驅(qū)散浮柵中的電荷。(第六章)先進(jìn)先出存儲(chǔ)器（FIFO）：一種將數(shù)據(jù)讀出的順序是按數(shù)據(jù)的進(jìn)入順序的存儲(chǔ)器。(第六章)閃速讀寫隨機(jī)存儲(chǔ)器（flashmemory）：一種以具有分級(jí)擴(kuò)散和浮柵與襯底相對(duì)距離較小的浮柵存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)器。(第六章)現(xiàn)場(chǎng)可編程門陣列（FPGA）：門陣列是排成方陣的邏輯門。這些邏輯門可互連并完成某種邏輯功能?，F(xiàn)場(chǎng)可編程門陣列可由用戶直接配置，配置方法有七種。(第六章)通用陣列邏輯（GAL）：包括“與”陣列和輸出邏輯宏單元。宏單元由一個(gè)觸發(fā)器、多路選擇器和一個(gè)輸出三態(tài)緩沖器組成?！芭c”陣列和宏單元源都是可編程的。(第六章)宏單元（macrocell）：GAL和EPLD器件中提供實(shí)現(xiàn)基本邏輯功能的單元。用戶編程宏單元產(chǎn)生所設(shè)計(jì)的邏輯功能。(第六章)可編程陣列邏輯（PAL）：雙極型溶絲結(jié)構(gòu)式編程工藝。將乘積項(xiàng)送給固定“或”門陣列。某些PAL結(jié)構(gòu)也包括觸發(fā)器，這些觸發(fā)器的激勵(lì)方程是由可編程“與”陣列或固定的“或”陣列功能提供的。(第六章)可編程邏輯陣列（PLA）：PLA是與陣列和或陣列全可編程的可編程的邏輯器件，它通過簡(jiǎn)化函數(shù)在與或陣列中編程，達(dá)到使用最少的編程單元。(第六章)靜態(tài)隨機(jī)存儲(chǔ)器（SRAM）：用觸發(fā)器作為儲(chǔ)存元件的讀寫半導(dǎo)體存儲(chǔ)器。(第六章)模擬量(analog，A)：連續(xù)變化的物理量。模擬量是可以連續(xù)取值的。(第七章)A/D轉(zhuǎn)換(analog-to-digitalconversion，A/DC)：模擬-數(shù)字轉(zhuǎn)換，即將模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)。(第七章)A/D轉(zhuǎn)換器和D/A轉(zhuǎn)換器（analog-to-digitalconverter，A/DC；digital-to-analogconverter，DAC）：能完成A/D轉(zhuǎn)換和D/A轉(zhuǎn)換的電路。(第七章)轉(zhuǎn)換時(shí)間（conversionperiod）：A/D轉(zhuǎn)換器完成一次轉(zhuǎn)換所用的時(shí)間。相鄰兩次轉(zhuǎn)換可存在重疊，即前一次轉(zhuǎn)換完成之前，后一次轉(zhuǎn)換已經(jīng)開始，即管線（pipelining）工作方式。(第七章)轉(zhuǎn)換速率（conversionrate）：A/D轉(zhuǎn)換器每秒轉(zhuǎn)換的次數(shù)。轉(zhuǎn)換速率與轉(zhuǎn)換時(shí)間不一定是倒數(shù)關(guān)系。在pipelining工作方式中，轉(zhuǎn)換速率大于轉(zhuǎn)換時(shí)間的倒數(shù)。(第七章)數(shù)字量(digital，D)：也叫離散量。有規(guī)律但不連續(xù)的變化量,數(shù)字量不能連續(xù)取值。(第七章)D/A轉(zhuǎn)換（digital-to-analogconversion，DAC）：數(shù)字-模擬轉(zhuǎn)換。即與A/D轉(zhuǎn)換相反之過程。(第七章)分辨率（distinguishability）：通常指A/D轉(zhuǎn)換與D/A轉(zhuǎn)換的位數(shù)。位數(shù)越多，A/D轉(zhuǎn)換器分辨最小模擬量的能力和D/A轉(zhuǎn)換器輸出最小模擬量的能力就越強(qiáng)。(第七章)最低有效位（leastsignificantbit，LSB）：A/D轉(zhuǎn)換與D/A轉(zhuǎn)換過程中可以分辨的最小量值。(第七章)參考量（reference）：也叫基準(zhǔn)量。在A/D轉(zhuǎn)換與D/A轉(zhuǎn)換過程中需要一個(gè)比較的基準(zhǔn)，這個(gè)基準(zhǔn)通常是一個(gè)數(shù)值穩(wěn)定的直流參考電壓（voltagereference）。(第七章)電阻網(wǎng)絡(luò)（resistornetwork）：由數(shù)字量開關(guān)控制的一組電阻。D/A轉(zhuǎn)換過程中通常將參考電壓加到一個(gè)電阻網(wǎng)絡(luò)上。根據(jù)數(shù)字輸入的不同，在電阻網(wǎng)絡(luò)的輸出端得到不同的電流，該電流反映了輸入數(shù)字的數(shù)值。(第七章)雙穩(wěn)態(tài)觸發(fā)器（bistableflipflop）：具有兩個(gè)穩(wěn)定邏輯狀態(tài)的數(shù)字電路。兩個(gè)狀態(tài)在一定輸入條件下可以發(fā)生轉(zhuǎn)化，即在觸發(fā)信號(hào)作用下雙穩(wěn)態(tài)觸發(fā)器的狀態(tài)發(fā)生翻轉(zhuǎn)。(第八章)單穩(wěn)態(tài)觸發(fā)器（monostableflipflop）：只具有一個(gè)穩(wěn)定邏輯狀態(tài)的數(shù)字電路。單穩(wěn)態(tài)觸發(fā)器在觸發(fā)信號(hào)作用下也會(huì)發(fā)生翻轉(zhuǎn)，但翻轉(zhuǎn)后的狀態(tài)不能維持長(zhǎng)久，故而稱為暫穩(wěn)態(tài)。(第八章)無穩(wěn)態(tài)電路（nonstablecircuit）：只有與單穩(wěn)態(tài)觸發(fā)器被觸發(fā)后所形成的暫