一般說AD7705/7706是應(yīng)用于低頻測量的2/3通道的模擬前端。該器件可以接受直接來自傳感器的低電平的輸入信號，然后產(chǎn)生串行的數(shù)字輸出。利用Σ-?轉(zhuǎn)換技術(shù)實現(xiàn)了16位無丟失代碼性能。選定的輸入信號被送到一個基于模擬調(diào)制器的增益可編程前端。片內(nèi)數(shù)字濾波器處理調(diào)制器的輸出信號。通過片內(nèi)控制寄存器可調(diào)節(jié)濾波器的截止點和輸出更新速率，從而對數(shù)字濾波器的第一個陷波進(jìn)行編程。AD7705/7706只需2.7～3.3V或4.75～5.25V單電源。AD7705是雙通道全差分模擬輸入AD7706是3通道偽差分模擬輸入，二者都帶有一個差分基準(zhǔn)輸入。當(dāng)電源電壓為5V、基準(zhǔn)2.5V時，這二種器件都可將輸入信號范圍從0～+20mV到0～+2.5V的信號進(jìn)±20mV～±2.5V的雙極性輸入信號，對于AD7705是以AIN(-)輸入端為參考點，而AD7706是COMMON輸入端。當(dāng)電源電壓為3V、基準(zhǔn)電壓為1.225V時，可處理0～+10mV到0～+1.225V的單極性輸入信號，它的雙極性輸入信號范圍是±10mV到±1.225V。因此，AD7705/7706可以實現(xiàn)2/3AD7705/7706是用于智能系統(tǒng)、微控制器系統(tǒng)和基于DSP系統(tǒng)的理想產(chǎn)品。其串行接口可配置為三線接口。增益值、信號極性以及更新速率的選擇可用串行輸由軟件來配置。該器件還包括自校準(zhǔn)和系統(tǒng)校準(zhǔn)選項，以消除器件本身或系統(tǒng)的增益和偏移誤差。CMOS結(jié)構(gòu)確保器件具有極低功耗，掉電模式減少等待時的功耗至20μW（典型值。AD7705/7706采用16腳塑料雙列直插（DIP）和16腳寬體（0.3英寸）SOIC16TSSOP特AD7705：2個全差分輸入通道的16位無丟失代碼0.003三線串行接SPITM、QSPITM、MICROWIRETM和DSP兼2.7～3.3V或4.75～5.25V工作電3V電壓時，最大功耗為等待電流的最大值為16DIP、SOICTSSOP封功能方框引腳排列與功能引腳排引腳功編名功1串行時鐘，邏輯輸入。將一個外部的串行時鐘加于這一輸入端口，以AD7705/7706的串行數(shù)據(jù)。該串行時鐘可以是連續(xù)時鐘以連續(xù)的脈沖串傳送所有數(shù)據(jù)。反之，它也可以是非連續(xù)時鐘，將信息以小批型數(shù)據(jù)發(fā)送給2為轉(zhuǎn)換器提供主時鐘信號。能以晶體/諧振器或外部時鐘的形式提供。晶體/諧振器可以接在MCLKIN和MCLKOUT二引腳之間。此外，MCLKIN也可用CMOS兼容的時鐘驅(qū)動，而MCLKOUT不連接。時鐘頻率的范圍為3當(dāng)主時鐘為晶體/諧振器時，晶體/諧振器被接在MCLKIN和MCLKOUT之間。如果在MCLKIN引腳處接上一個外部時鐘，MCLKOUT將提供一個反相時鐘信號。這個時鐘可以用來為外部電路提供時鐘源，且可以驅(qū)動一個CMOSMCLKOUT可以通過時鐘寄存器中的CLKDIS位關(guān)掉。這樣，器件不會在MCLKOUT腳上驅(qū)動電容負(fù)載而消耗不必要的功率4—片選，低電平有效的邏輯輸入，選擇AD7705/7706。將該引腳接為低電平，AD7705/7706能以三線接口模式運(yùn)行（以SCLK、DINDOUT—接口。在串行總線上帶有多個器件的系統(tǒng)中，可由CS對這些器—擇，或在與AD7705/7706通信時，CS可用作幀同步信5復(fù)位輸入。低電平有效的輸入，將器件的控制邏輯、接口邏輯、校準(zhǔn)數(shù)、數(shù)字濾波器和模擬調(diào)制器復(fù)位至上電狀6對于AD7705，差分模擬輸入1的輸入2AD7706，模擬7對于AD7705，差分模擬輸入2的輸入1AD7706，模擬8AIN1(-對于AD7705，差分模擬輸入通道1的負(fù)輸入端；對于AD7706，COMMON入端，模擬通道1、2、3的輸入以此輸入端9基準(zhǔn)輸入端。AD7705/7706差分基準(zhǔn)輸入的正輸入端?；鶞?zhǔn)輸入是差分的，并規(guī)定REFIN(+)必須大于REFIN(-)。REFIN(+)可以取VDDGND間的任何值REFIN(-基準(zhǔn)輸入端。 差分基準(zhǔn)輸入的負(fù)輸入端。REFIN(-)可以VDD和GND之間的任何值，且滿足REFIN(大于REFINAIN2(-對于AD7705，差分模擬輸入32AD7706，模擬———邏輯輸出。這個輸出端上的邏輯低電平表示可從AD7705/7706的數(shù)據(jù)———器獲取新的輸出字。完成對一個完全的輸出字的讀操作后，DRDY引腳立———回到高電平。如果在兩次輸出更新之間，不發(fā)生數(shù)據(jù)讀出，DRDY將在下———次輸出更新前500×tCLKIN時間返回高電平。當(dāng)DRDY處于高電平時，不能——— ———被更新后，DRDY又將返回低電平。DRDY也用來指示何時AD7705/7706已完成片內(nèi)的校電源電壓內(nèi)部電路的地訂購指電溫度范封裝描封裝選-N--R--RU-EVAL-Evaluation-N--R--RU-EVAL-Evaluation極限參（TA=+25℃，除非另有說明VDD-模擬輸入電壓對-基準(zhǔn)輸入電壓對-數(shù)字輸入電壓對-數(shù)字輸出電壓對-工作溫度范圍（商業(yè)級-溫度范-結(jié)θJA熱阻引腳溫度（焊接，10秒θJA熱阻汽相（60秒）紅外線（15秒θJA熱阻汽相（60秒）紅外線（15秒注：強(qiáng)度超出所列的極限參數(shù)可能導(dǎo)致器件的永久性損壞。這些僅僅是極限參數(shù)，并不意味著在極限條件下或在任何其它超出推薦工作條件所示參數(shù)的情況下器件能有效地工作。延長在極限參數(shù)條件下的工作時間會影響器件的可靠性。電特（VDD=+3V或+5VREFIN(+)=+1.225VREFIN(-)=GNDMCLKIN=2.4576MHzTA=TMINTMAX，除非另有說明BBits%ofFSRppmofFSR/℃%ofFSR/℃1dBdBdBdBdBdBdBdBdBdBdBdBVmin～VGND—VVVVDD—V1nApF單極性輸入范圍(設(shè)置寄存器的B/U雙極性輸入范圍(設(shè)置寄存器的B/U%forSpecified%forSpecifiedSCLKMCLKIN的所VDD=5VVmin/VVmin/VVT+-VDD=3VVT+-MCLKVDD=5VMCLKVDD=3V邏輯輸出(包MCLKV V 4V V μA浮空態(tài)輸9pF正滿標(biāo)度校準(zhǔn)負(fù)滿標(biāo)度校準(zhǔn)-偏移校準(zhǔn)-VDD電ForSpecified 或mABUFBit=O.fCLKIN=1MHz.增益為mABUFBit=1.fCLKIN=1MHz.增益為mABUFBit=O.fCLKIN=2.4576MHz.增益為mABUFBit=O.fCLKIN=2.4576MHz.增益為mABUFBit=O.fCLKIN=2.4576MHz.增益為mABUFBit=1.fCLKIN=2.4576MHz.增益為DigitalI/Ps=0V或VDD.External和mABUF位=0.fCLKIN=1MHz.增益為mABUF位=1.fCLKIN=1MHz.增益為mABUF位=0.fCLKIN=2.4576MHz.增益為mABUF位=0.fCLKIN=2.4576MHz.增益為mABUF位=1.fCLKIN=2.4576MHz.增益為mABUF位=1.fCLKIN=2.4576MHz.增益為μA8μAExternalMCLKIN=0VPowerSupplyRejectiondBB級溫度范圍為-40℃～+85一次校準(zhǔn)實際上是一次轉(zhuǎn)換，因此這些誤差就是表13所示轉(zhuǎn)換噪聲的階數(shù)。這適用正滿標(biāo)度誤差包括零標(biāo)度誤差（Zero-ScaleError（單極性偏移誤差或雙極性零誤差，滿標(biāo)度漂移包括零標(biāo)度漂移（單極性偏移漂移或雙極性零漂移）且適用于單極性及雙極性輸入范圍。增益誤差不包括零標(biāo)度誤差，它被計算為滿標(biāo)度誤差——對單極性范圍為單極性偏移誤差，而對雙極性范圍為滿標(biāo)度誤差——雙極性零誤差。增益誤差漂移不包括單極性偏移漂移和單極性零漂移。當(dāng)只完成了零標(biāo)度校準(zhǔn)時，增益誤差實際上是器件的漂移量。共模電壓范圍：模擬輸入電壓不超過VDD+30mV，不低于GND-30mV。電壓低于GND-這里給出的AIN(+)端的模擬輸入電壓范圍，對AD7705來說，是指相對于AIN(-)端的電壓；對AD7706而言是指COMMON輸入端。輸入模擬電壓不應(yīng)超過VDD+30mV,不應(yīng)低于GND-30mV。GND-200mV的輸入電壓也可采用，但高溫時漏電流將增加。VREF=REFIN(+)－REFIN(-)只有當(dāng)加載一個CMOS負(fù)載時，這些邏輯輸出電平才適用于MCLKOUT13.+25℃時測試樣品，以保證一校準(zhǔn)后，如果模擬輸入超過正滿標(biāo)度,轉(zhuǎn)換器將輸出全1,如果模擬輸入低于負(fù)滿標(biāo)度，將輸出全0。在模擬輸入端所加校準(zhǔn)電壓的極限不應(yīng)超過VDD+30mV或負(fù)于GND-30mV當(dāng)用晶體或陶瓷諧振器作為器件的時鐘源時（通過MCLK引腳）VDD電流和功耗隨晶體和在等待模式下，外部的主時鐘繼續(xù)運(yùn)行，5V電壓時等待電流增加到150μA，3V電壓時增加到75μA。當(dāng)用晶體或陶瓷諧振器作為器件的時鐘源時，內(nèi)部振蕩器在等待模式下繼續(xù)運(yùn)在直流狀態(tài)測量，適用于選定的通頻帶。50Hz時，PSRR超過120dB（濾波器陷波為25HzPSRR由增益和VDD決定，如下增124定時參（VDD=+2.7V～+5.2V；GND=0V；fCLKIN=2.4567MHz；輸入邏輯0=0V，邏輯1=VDD除非另有說明參單條件/注kHzMasterClockFrequency:CrystaIOscillatororExternallydMHzForSpecifiedns主時鐘輸入低時間ns主時鐘輸入高時ns———DRDYHighnsRESET0ns——— —DRDY到CS建立時ns—CS的下降沿到SCLK上升沿0nsSCLK下降沿到數(shù)據(jù)有效nsnsnsSCLK高電平nsSCLK低電平0ns—CS的上升沿SCLK上升沿保nsns1nsns———ns—CS下降沿到SCLK上升沿建ns數(shù)據(jù)有效到SCLK上升沿ns數(shù)據(jù)有效到SCLK上升沿nsSCLK高電平nsSCLK低電平0ns—CS下降沿到SCLK上升沿保注釋樣品測試溫度為+25℃以保證一致性。所有的輸入信號滿足：tr=tf=5ns（VDD的1090）1.6V電平1617fCLKIN占空比為45%～55%。只要AD7705/7706不在等待模式下，必須提供fCLKIN。在這種情況fCLKIN=2.4567MHz時進(jìn)行生產(chǎn)測試，以保證器件工作于400kHz這些數(shù)字是在圖1的負(fù)載電路下測定的。它們被定義為輸出通過VOL或該數(shù)值是在數(shù)據(jù)輸出為0.5V時測量的（負(fù)載情況如圖1所示。然后被測的數(shù)值又推演回來，以消除對50pF電容器充電或放電的影響。這就是說定時參數(shù)表中提到的所有時間值都是真正的總線撤回時間（relinquishtime，而因此與外部的總線負(fù)載電容無關(guān)?！?———輸出更新后，DRDY在第一次從器件讀出后返回高電平。當(dāng)DRDY為高電平時，如果需要，同一數(shù)據(jù)可以再次讀出。但是必須注意在下一次輸出更新后，不會很快發(fā)生隨后的讀出。典型特性曲輸出噪表1、3顯示了AD7705/7706在可選陷波為器件的-3dB頻率時的輸出噪聲（有效值，由時鐘寄存器的FS0和FS1選擇。這些給出的數(shù)字是在雙極性輸入，VREF=+2.5V，VDD=5V時的數(shù)值。這些數(shù)值是器件工作在緩沖模式或非緩沖模式，模擬輸入電壓為0V時產(chǎn)生的典型值。表2、4顯示了輸出噪聲峰-峰值。特別要注意的是這些數(shù)字所表示的分辨率將是沒有代碼閃爍的。這些數(shù)值不是基于有效值（RSM）而是基于峰-峰值計量的噪聲。這些給出的數(shù)值適用于緩沖模式和非緩沖模式下雙極性輸入范圍（VREF=+1.225V。這些數(shù)值是典型值，并靠近最近的LSB。要求時鐘寄存器的CLKDIV位置為0。表1輸出噪聲（RMS）與增益和輸出更新速率的關(guān)系（5V電壓FilterTypicalOutputRMSNoiseinNotchandO/P-增益增益增益增益增益DataRate1248 8 8 表2峰-峰值（Peak-Peak）分辨率與增益和輸出更新速率的關(guān)系（5V電壓FilterTypicalPeak-to-PeakResolutionNotchandO/P-增益增益增益增益增益DataRate124850Hz60HzHzHz20Hz25HzHzHz表3輸出噪聲（RMS）與增益和輸出更新速率的關(guān)系（3V電壓 OutputNotchandO/P-增益增益增益增益增益DataRate124850Hz60Hz250Hz500Hz20Hz25Hz100Hz200Hz表4峰-峰值（Peak-Peak）分辨率與增益和輸出更新速率的關(guān)系（3V電壓FilterTypicalPeak-to-PeakResolutionNotchandO/P-增益增益增益增益增益DataRate124850Hz60HzHz500Hz20Hz25Hz 200Hz片內(nèi)寄存AD7705/7706片內(nèi)包括8個寄存器，這些寄存器通過器件的串行口。第一個是通信寄存器，它管理通道選擇，決定下一個操作是讀操作還是寫操作，以及下一次讀或?qū)懩囊粋€寄存器。所有與器件的通信必須從寫入通信寄存器開始。上電或復(fù)位后，器件等待在通信寄存器上進(jìn)行一次寫操作。這一寫到通信寄存器的數(shù)據(jù)決定下一次操作是讀還是寫，同時決定這次讀操作或?qū)懖僮髟谀膫€寄存器上發(fā)生。所以，寫任何其它寄存器首先要寫通信寄存器，然后才能寫選定的寄存器。所有的寄存器（包括通信寄存器本身和輸出數(shù)據(jù)寄存器）進(jìn)行讀操作之前，必須先寫通信寄———存器，然后才能讀選定的寄存器。此外，通信寄存器還控制等待模式和通道選擇，此外DRDY狀態(tài)也可以從通信寄存器上讀出。 個寄存器是設(shè)置寄存器，決定校準(zhǔn)模式、增益設(shè)置、單/雙極性輸入以及緩沖模式。 個寄存器是時鐘寄存器，包括濾波器選擇位和時鐘控制位4個寄存器是數(shù)據(jù)寄存器，器件輸出的數(shù)據(jù)從這個寄存器讀出。最后一個寄存器是校準(zhǔn)寄存器，它通道校準(zhǔn)數(shù)據(jù)。下面分別作詳細(xì)說明。通信寄存器是一個8位寄存器，既可以讀出數(shù)據(jù)也可以把數(shù)據(jù)寫進(jìn)去。所有與器件的通信必須從寫該寄存器開始。寫上去的數(shù)據(jù)決定下一次讀操作或?qū)懖僮髟谀膫€寄存器上發(fā)生。一旦在選定的寄存器上完成了下一次讀操作或?qū)懖僮鳎涌诜祷氐酵ㄐ偶拇嫫鹘邮找淮螌懖僮鞯臓顟B(tài)。這是接口的默認(rèn)狀態(tài)，在上電或復(fù)位后，AD7705/7706就處于這種默認(rèn)狀態(tài)等待對通信寄存器一次寫操作。在接口序列丟失的情況下，如果在DIN高電平的寫操作持續(xù)了足夠長的時間（至少32個串行時鐘周期，AD7705/7706將會回到默認(rèn)狀態(tài)。下表5是通信寄存器各位的說明。表5通信寄———*括號內(nèi)為上電復(fù)位的缺省——— 成。如果“1”被寫到這位，后續(xù)各位將不能寫入該寄存器。它會停留在該位直到有———個“0”被寫入該位。一旦有“0”寫到0/DRDY位，以下的7位將被裝載到通信寄存——— ———器。對于讀操作，該位提供器件的DRDY標(biāo)志。該位的狀態(tài)與DRDY輸出引腳的狀態(tài)相同RS2-RS0寄存器選擇位。這3個位選擇下次讀/寫操作在8個片內(nèi)寄存器中的哪一個上發(fā)生，見表6（附寄存器大小。當(dāng)選定的寄存器完成了讀/寫操作后，器件返回到等待通信寄存器下一次寫操作的狀態(tài)。它不會保持在繼續(xù)原寄存器的狀態(tài)。6寄存寄存器位數(shù)000通信寄存器800設(shè)置寄存器位時鐘寄存器位數(shù)據(jù)寄存器位100測試寄存器8101無操110偏移寄存器24111增益寄存器24R/W讀/寫選擇。這個位選擇下次操作是對選定的寄存器讀還是寫。“0”表示下次操作是寫，僅為10μA。在等待模式時，器件將保持它的校準(zhǔn)系數(shù)和控制字信0處于正常工作CHI-CH0通道選擇。這2個位選擇一個通道以供數(shù)據(jù)轉(zhuǎn)換或校準(zhǔn)系數(shù)，如表7所示。器件內(nèi)的3對校準(zhǔn)寄存器用來校準(zhǔn)系數(shù)。如表7和8所示了哪些通道組合是具有獨立的校準(zhǔn)系數(shù)的。當(dāng)CH1為邏輯1而CH0為邏輯0時，由表可見對AD7705/7706是AIN1(-)輸入腳在內(nèi)部自己短路。這可以作為評估噪聲性能的一種測試方法（無外部噪聲源。在這種模式下，AIN1(-)/COMMON輸入端必須與一個器件允許的共模電壓范圍內(nèi)的外部電壓相連接。表7AD7705/7706的通道選AIN(-校準(zhǔn)寄存器00AIN1(-寄存器對01AIN2(-寄存器對10AIN1(-AIN1(-寄存器對11AIN1(-AIN2(-寄存器對（RS2、RS1、RS0=0、0、1）；上電/復(fù)位狀態(tài)設(shè)置寄存器是一個8位寄存器，它既可以讀數(shù)據(jù)又可將數(shù)據(jù)寫入。表9為設(shè)置寄存器各位的表 設(shè)置寄存器的工作模00正常模式，在這種模式下，轉(zhuǎn)換器進(jìn)行正常的模數(shù)轉(zhuǎn)01自校準(zhǔn)。在通信寄存器的CH1和CH2選中的通道上激活自校準(zhǔn)。這———完成此任務(wù)后，返回正常模式，即MD1和MD0皆為0。開始校準(zhǔn)時DRDY輸出———DRDY位為高電平，自校準(zhǔn)后又回到低電平，這時，在數(shù)據(jù)寄存器產(chǎn)生一個新的有度校準(zhǔn)是在選定的增益下及內(nèi)部產(chǎn)生的VREF/10零標(biāo)度系統(tǒng)校準(zhǔn)。在通信寄存器的CH1和CH2選中的通道上激活零標(biāo)度系統(tǒng)?！?———校準(zhǔn)結(jié)束時，器件回到正常模式，即MD1MD011滿標(biāo)度系統(tǒng)校準(zhǔn)：在選定的輸入通道上激活滿標(biāo)度系統(tǒng)校準(zhǔn)。當(dāng)這個校準(zhǔn)序列時，模擬輸入端上的輸入電壓在選定的增益下完成校準(zhǔn)。在校準(zhǔn)期間，輸入電壓——— ———應(yīng)保持穩(wěn)定。開始校準(zhǔn)時DRDY輸出或DRDY位為高電平，滿標(biāo)度系統(tǒng)校準(zhǔn)完成后又回到低電平，這時，在數(shù)據(jù)寄存器上產(chǎn)生一個新的有效字。校準(zhǔn)結(jié)束時，器件回到正常模式，即MD1MD0表10增益選擇增益設(shè)000100120104011810010BUF緩沖器控制。“0”表示片內(nèi)緩沖器短路，緩沖器短路后，電源電流降低。此位處于高電平FSYNC濾波器同步。該位處于高電平時，數(shù)字濾波器的節(jié)點、濾波器控制邏輯和校準(zhǔn)控制邏輯處于復(fù)位狀態(tài)下，同時，模擬調(diào)制器也被控制在復(fù)位狀態(tài)下。當(dāng)處于低電平時，調(diào)制器和濾波器開始處理數(shù)據(jù)，并在3×（1/輸出更新速率）時間內(nèi)（也就是濾器的穩(wěn)定時———間）產(chǎn)生一個有效字。FSYNC 不影響數(shù)字接口，也不使DRDY輸出復(fù)位（如果它是低電平。時鐘寄存器是一個可以讀/寫數(shù)據(jù)的8位寄存器。表11為時鐘寄存器各位的說明11 AD7705/7706CLKDIS主時鐘禁止位。邏輯“1”表示阻止主時鐘在MCLKOUT引腳上輸出。時，MCLKOUT輸出引腳處于低電平。這種特性使用戶可以靈活地使用MCLKOUT引腳，例如可將MCLKOUT做為系統(tǒng)內(nèi)其它器件的時鐘源，也可關(guān)掉MCLKOUT，使器件具有省電性能。當(dāng)在MCLKIN上連一個外部主時鐘，AD7705/7706繼續(xù)保持內(nèi)部時鐘，并在CLKDIS位有效時仍能進(jìn)行正常轉(zhuǎn)換。當(dāng)在MCLKIN和MCLKOUT之間接一個晶體振蕩器或一個陶瓷諧振器，則當(dāng)CLKDIS位有效時，AD7705/7706時鐘將會停止，也不進(jìn)行CLKDIV時鐘分頻器位。CLKDIV1，MCLKINAD7705/7706使用前進(jìn)行2CLKDIV置為1，用戶可以在MCLKINMCLKOUT間用一個4.9152MHz的晶體，而在器件內(nèi)部用規(guī)定的2.4576MHz進(jìn)行操作。CLKDIV置為邏輯0，則MCLKIN引腳處的頻率實際上就是器件內(nèi)部的頻率。CLK時鐘位。CLKAD7705/77062.4576MHz（CLKDIV=0）或為4.9152Hz（CLKDIV=1，CL應(yīng)置“0果器件的主時1MHz（CLKDIV=0）2MHz（CLKDIV=1，則該位應(yīng)置“1定的工作頻率設(shè)置適當(dāng)?shù)臉?biāo)度電流，并且也（與FS1和FS0一起）選擇器件的輸出更新率。如果CLK沒有按照主時鐘頻率進(jìn)行正確的設(shè)置，則AD7705/7706的工作將不能FS1，F(xiàn)S2濾波器選擇位，它與CLK一起決定器件的輸出更新率。表12顯示了濾波器的第一陷波和-3dB頻率。片內(nèi)數(shù)字濾波器產(chǎn)生sinc3（或sinx/x3）濾波器響應(yīng)。與增益選擇一起，它也決定了器件的輸出噪聲。改變了濾波器的陷波以及選定的增益將影響分辨率。表1至表4示出了濾波器的陷波頻率和增益對輸出噪聲和器件分辨率的影響。器件的輸出數(shù)據(jù)率（或有效轉(zhuǎn)換時間）等于由濾波器的第一個陷波選定的頻率。例如，如果濾波器的第一個陷波選50Hz，則每個字的輸出率50Hz，即每2ms達(dá)到滿標(biāo)度步進(jìn)輸入的濾波器的穩(wěn)定時間，在的情況下是4×（1/輸出數(shù)據(jù)率。例如，濾波器的第一個陷波在50Hz，則達(dá)到滿標(biāo)度步進(jìn)輸入的濾波器的穩(wěn)定時間是80ms（最大。如果第一個陷波在500Hz，則穩(wěn)定時間為8ms（最大。通過對步進(jìn)輸入的同步，這個穩(wěn)定時間可以減少到3×（1/輸出數(shù)據(jù)率。換句話說，如果在FSYNC位為高時發(fā)生步進(jìn)輸入，則在FSYNC位返回低后3×（1/輸出數(shù)據(jù)率）時間內(nèi)達(dá)到穩(wěn)定。-3dB頻率取決于可編程的第一個陷波頻率，按照以下關(guān)系式：濾波器－3dB頻率=0.262×濾波器第一個陷波頻率表12輸出更新速輸出更濾波器-3dB截止頻000001010011100101110111*假定MCLKIN腳的時鐘頻率正確，CLKDIV位的設(shè)置也是適當(dāng)?shù)臄?shù)據(jù)寄存器是一個16位只讀寄存器，它包含了來自AD7705/7706的轉(zhuǎn)換結(jié)果。如果通信寄存器將器件設(shè)置成對該寄存器寫操作，則必定會實際上發(fā)生一次寫操作以使器件返回到準(zhǔn)備對通信寄存器的寫操作，但是向器件寫入的16位數(shù)字將被AD7705/7706忽略。測試寄存器用于測試器件時。建議用戶不要改變測試寄存器的任何位的默認(rèn)值（上電或復(fù)位時自動置入全0，否則當(dāng)器件處于測試模式時，不能正確運(yùn)行。AD7705/7706包含幾組獨立的零標(biāo)度寄存器，每個零標(biāo)度寄存器負(fù)責(zé)一個輸入通道。它們皆為24位讀/寫寄存器，24位數(shù)據(jù)必須被寫之后才能傳送到零標(biāo)度校準(zhǔn)寄存器。零標(biāo)度寄存器和滿標(biāo)度寄存器連在一起使用，組成一個寄存器對。每個寄存器對對應(yīng)一對通道，見表7。當(dāng)器件被設(shè)置成允許通過數(shù)字接口這些寄存器時，器件本身不再寄存器系數(shù)以使輸出數(shù)據(jù)具有正確的尺度。結(jié)果，在校準(zhǔn)寄存器（無論是讀/寫操作）后，從器件讀得的第一個輸出數(shù)據(jù)可能包含不正確的數(shù)據(jù)。此外，數(shù)據(jù)校準(zhǔn)期間，校準(zhǔn)寄存器不能進(jìn)行寫操作。這類可以通過以下方法避免：在校準(zhǔn)寄存器開始工作前，將模式寄存器的FSYNC位置為高電平，任務(wù)結(jié)束后，又將其置為低電平。AD7705/7706包含幾個獨立的滿標(biāo)度寄存器，每個滿標(biāo)度寄存器負(fù)責(zé)一個輸入通道。它們皆為24位讀/寫寄存器，24位數(shù)據(jù)必須被寫之后才能傳送到滿標(biāo)度校準(zhǔn)寄存器。滿標(biāo)度寄存器和零標(biāo)度寄存器連在一起使用，組成一個寄存器對。每個寄存器對對應(yīng)一對通道，見表7。當(dāng)器件被設(shè)置成允許通過數(shù)字接口這些寄存器時，器件本身不再寄存器系數(shù)以使輸出數(shù)據(jù)具有正確的尺度。結(jié)果，在校準(zhǔn)寄存器（無論是讀/寫操作）后，從器件讀得的第一個輸出數(shù)據(jù)可能包含不正確的數(shù)據(jù)。此外，數(shù)據(jù)校準(zhǔn)期間，校準(zhǔn)寄存器不能進(jìn)行寫操作。這類可以通過以下方法避免：在校準(zhǔn)寄存器開始工作前，將模式寄存器的FSYNC位置為高電平，任務(wù)結(jié)束后，又將其置為低電平。校準(zhǔn)過前面已提到，AD7705/7706包括很多種校準(zhǔn)類型，表13總結(jié)了這些校準(zhǔn)類型——— ———操作時間。有兩種方法判斷校準(zhǔn)是否結(jié)束。第法是：監(jiān)視DRDY，若DRDY返回低電平，則明校準(zhǔn)過程已經(jīng)結(jié)束，同時也表明數(shù)據(jù)寄存器中有一個新的有效數(shù)據(jù)，這一新的數(shù)據(jù)就是校準(zhǔn)結(jié)束后的一次正常的轉(zhuǎn)換結(jié)果。第二種方法就是：監(jiān)視設(shè)置寄存器的MD1、MD0位，若MD1、MD0回到“0（校準(zhǔn)后，MD1、MD0返“0，則表明校準(zhǔn)過程已經(jīng)結(jié)束，這種方法不能提示數(shù)據(jù)寄存器中有無新的轉(zhuǎn)換結(jié)果，但它比第一種判斷方法在時間上要早，也就是能更快地知道校準(zhǔn)是否結(jié)———束。Mode位（即MD1、MD0）返“0”前的持續(xù)時間如表13所示，DRDY回到低電平的過程則包括一次正常的轉(zhuǎn)換時間和使第一次轉(zhuǎn)換結(jié)果具有正確刻度的延遲時間tp,tp不超過2000×表13校準(zhǔn)過程校準(zhǔn)類校準(zhǔn)序置方式———置DRDY的時自校內(nèi)部零標(biāo)度校準(zhǔn)@選定增內(nèi)部滿標(biāo)度校準(zhǔn)@6×1/輸出頻9×1/輸出頻率零標(biāo)度系統(tǒng)校準(zhǔn)1AIN進(jìn)行零標(biāo)度校準(zhǔn)@3×1/輸出頻4×1/輸出頻率滿標(biāo)度系統(tǒng)校準(zhǔn)1使用AIN進(jìn)行滿標(biāo)度校準(zhǔn)選定增3×1/輸出頻4×1/輸出頻率電路說AD7705/7706是一種片內(nèi)帶數(shù)字濾波的Σ-?A/D轉(zhuǎn)換器，旨在為寬動態(tài)范圍測量、工業(yè)控制或工藝控制中的低頻信號的轉(zhuǎn)換而設(shè)計的。它包括一個Σ-?（或電荷平衡）ADC、片內(nèi)帶靜態(tài)RAM的校準(zhǔn)微控制器、時鐘振蕩器、數(shù)字濾波器和一個雙向串行通信端口。該器件的電源電流僅為320μA，使得它理想地用于電池供電的儀器中。器件具有兩種可選電源電壓范圍分別是2.7～3.3V或4.75～5.25VAD7705/7706包括2個可編程增益全差分模擬輸入通道，AD7706包括3個偽差分模擬輸入通道。 、、、、、、 和128，當(dāng)基準(zhǔn)輸入電壓為2.5V時允許器件接受0mV～+20mV和0V～+2.5V之間的單極性信號或±20mV至±2.5V范圍內(nèi)的雙極性信號?；鶞?zhǔn)電壓為1.225V時，在單極性模式下，輸入范圍是0mV～+10mV至0V～±1.225V，雙極性模式下，輸入范圍是±10mV～±1.225V。說明：對AD7705/7706而言雙極性輸入范圍是相對于AIN(-)的，對AD7706而言是相對于COMMON的而不是對GND的。輸入到模擬輸入端的信號被持續(xù)采樣，采樣頻率由主時鐘MCLKIN的頻率和選定的增益決定。電荷平衡A/D轉(zhuǎn)換（Σ-?調(diào)制器）將采樣信號轉(zhuǎn)化為占空比包含數(shù)字信息的數(shù)字脈沖鏈。模擬輸入端的可編程增益功能配合Σ-?調(diào)制器，修正輸入的采樣頻率，以獲得更高的增益。Sinc3低通數(shù)字濾波器處理Σ-?調(diào)制器的輸出并以一定的速率更新輸出寄存器，這速率由濾波器第一個陷波的頻率決定。輸出數(shù)據(jù)可以從串行端口上隨機(jī)地或周期性地讀出，讀出速率可為不超過輸出寄存器更新速率的任意值。數(shù)字濾波器的第一個陷波頻率（以及-3dB頻率）可以通過設(shè)置寄存器的FS0和FS1編程。當(dāng)主時鐘的頻率為2.4576MHz時，第一陷波頻率的可編程范圍為50Hz～500Hz，-3dB頻率的范圍為13.1Hz~131Hz。主時鐘頻率為1MHz時，第一陷波頻率的可編程范圍為20Hz～200Hz，-3dB頻率的范圍為5.24Hz～52.4Hz。圖10是AD7705的基本連接電路圖所示模擬電壓為+5V；精密的+2.5V基準(zhǔn)電—AD780 為器件提供基準(zhǔn)源。在數(shù)字信號這邊，器件被配置成三線工作，CS接地。石英晶體或陶瓷諧振器提供主時鐘源。在絕大多數(shù)情況下，需要在晶體或諧振器上連接一個電容器以保證在基本工作頻率的泛音時，不產(chǎn)生振蕩。電容器的電容值隨制造商的要求而變化。此配置同樣適用于AD7706模擬輸

圖10AD7705/7706的基本連接電路AD7705包括2個模擬輸入對，即AIN(+),AIN(-)和AIN2(+)，AIN2(-)。輸入對提供可編程增益、可處理單、雙極性輸入信號的差分輸入通道。應(yīng)注意，雙極性輸入信號以各自的AIN(-)端為參考。AD7705/7706包括3個偽差分模擬輸入對，AIN1、AIN2和AIN3，這些輸入對以器件的COMMON輸入端為參考。在非緩沖模式下，共模輸入范圍是從GND到VDD。模擬輸入電壓的絕對值處在GND-30mV和VDD+30mV之間。這就表明器件可以處理所有增益的單、雙極性輸入信號。25℃時，在不使性能下降的情況下，模擬輸入可以達(dá)到絕對電壓GND-200mV，但漏電流（leakage-current）隨溫度上升而顯著增大。在緩沖模式下，模擬輸入端能處理更大的電源阻抗，但絕對輸入電壓范圍被限制在GND+50mV到VDD+30mV之間，它還限制共模輸入范圍。這就是說，在緩沖模式下，雙極性輸入范圍的容許增益要受到限制。須仔細(xì)設(shè)置共模電壓和輸入電壓范圍，以確保它們不超出上述極限，否則，器件的線性性能將會降級。非緩沖模式下，模擬輸入端直接連接7pF的采樣電容器，CSAMP。直流輸入漏電流的最大值為1nA。其結(jié)果是，模擬輸入端連接了一個以輸入采樣速率轉(zhuǎn)換的動態(tài)負(fù)載（見圖11。采樣速率取決于主時鐘頻率和選定的增益值。在每個輸入循環(huán)中，CSAMP由AIN(+)充電，然后向AIN(-)放電。開關(guān)的有效接通電阻（RSW）的典型值是7k?。每個輸入采樣周期，CSAMP必須通過RSW和外部電源阻抗為其充電。所以在非緩沖模式下，源阻抗意味著對CSAMP較長的充電時間，這可能導(dǎo)致器件的增益誤差。表14列出了非緩沖模式下，容許的外部電阻/電容值。說明：表中的電容值是外部電容值加上器件引腳和引腳支架的10pF電圖11非緩沖模擬輸表14無16位增益誤差的外部電阻及電容值（非緩沖模式緩沖模式下，從模擬輸入端看入的是片內(nèi)緩沖放大器的高阻抗輸入級，CSAMP通過緩沖放大器充電，這樣，電源阻抗就不影響CSAMP的充電。緩沖放大器有1nA的偏移漏電流。在這種緩沖模式下，大電源阻抗會導(dǎo)致小的直流偏移電壓，但不會引起增益誤差。AD7705/7706的調(diào)制器的采樣頻率維持在fCLKIN/128(19.2kHz時，fCLKIN=2.4576MHz)，而與增益選擇無關(guān)。但是，大于1的增益是通過在每個調(diào)制器周期中多重輸入采樣以及基準(zhǔn)電容與輸入電容之比的倍數(shù)，兩者組合得到的。作為多重采樣的結(jié)果，輸入采樣率隨選定的增益而變化（見表15。在緩沖模式下，輸入端在接到輸入采樣電容器之前就已經(jīng)得到緩沖；非緩沖模式下，模擬輸入端直接連到采樣電容器，有效輸入阻抗是1/CSAMP×fS,CSAMP為輸入采樣電容器，fS輸入采樣率。表15輸入采樣頻率與增益的關(guān)無論是單極性還是雙極性電壓，AD7705/7706的模擬輸入端都能接受。雙極性輸入并不表示器件能夠處理模擬輸入端的負(fù)電壓，因為模擬輸入電壓不能小于-30mV，以確保器件的正常工作。輸入通道是全差分的。因此，對于AD7705/7706，AIN(+)輸入電壓以各自的AIN1(-)為基準(zhǔn)；對于AD7706，加到模擬輸入通道的電壓以COMMON為基準(zhǔn)。例如，若AIN1(-)=2.5V，單極性輸入，增益為2，VREF=+2.5V,那么AIN1(+)端的輸入電壓范圍是+2.5~+3.75V；若AIN1(-)=+2.5V，AD7705/7706配置成雙極性輸入，增益為2，VREF=+2.5V，那么AIN1(+)端的模擬輸入電壓范圍是+1.25~+3.75V（也就是2.5V±1.25V。選擇單極性還是雙極性輸入是由設(shè)置寄存器的B/U位來決定的。無論是在單極性還是雙極性輸入狀態(tài)下工作，都不改變?nèi)魏屋斎胄盘柕臓顟B(tài)，它只改變輸出數(shù)據(jù)的代碼和轉(zhuǎn)換函數(shù)上的校準(zhǔn)點。REFIN(REFINAD7705/7706提供差分基準(zhǔn)輸入功能，差分輸入的共模范圍是GND~VDD。當(dāng)AD7705/7706以5V電源電壓工作時，基準(zhǔn)電壓為+2.5V；電源電壓為3V時，基準(zhǔn)電壓為+1.225V。當(dāng)VREF降至1V時，AD7705/7706仍然可以工作，但隨著性能的降低，輸出噪聲會變大。為確保器件能夠準(zhǔn)確無誤的工作，必須使REFIN(+)大于REFIN(-)。類似于非緩沖模式下的模擬輸入端，二個基準(zhǔn)輸入端都提供高阻抗和動態(tài)負(fù)載。在整個溫度范圍內(nèi)，直流輸入端電流的最大值為±1nA，此時，電源電阻可能引起器件的增益誤差。在這種情況下，采樣開關(guān)電阻典型是5k?，而基準(zhǔn)電容器（CREF）隨增益而變化。基準(zhǔn)輸入的采樣率為fCLKIN/64且不隨增益而改變。增益為1和2時，CREF為8pF；增益為16時，CREF為5.5pF；當(dāng)增益為32時，CREF是4.25pF；增益為64時，CREF為3.625pF；而當(dāng)增益達(dá)到128時，CREF為3.3125pF。表1到4列出的是模擬輸入信號為0V時的輸出噪聲特性，它有效地消除了基準(zhǔn)噪聲的影響。在整個輸入范圍內(nèi)，為獲得如噪聲表中所示的噪聲特性，需要為AD7705/7706配置一個低噪聲基準(zhǔn)源。如果帶寬內(nèi)的基準(zhǔn)噪聲過大，AD7705/7706的性能就會降低。當(dāng)電源電壓為5V時，為AD7705/7706推薦的基準(zhǔn)電壓源包括AD780、REF43、REF192；當(dāng)電源電壓為3V時，推薦的基準(zhǔn)電壓源包括AD589和AD1580。為進(jìn)一步降低噪聲，通常建議對這些基準(zhǔn)電壓輸出去耦。數(shù)字濾AD7705/7706包含一個片內(nèi)低通數(shù)字濾波器，用它處理器件的Σ-?調(diào)制器的輸出信號。所以，該器件不僅提供模數(shù)轉(zhuǎn)換功能，而且還具備一定的濾波能力。數(shù)字濾波與模擬濾波存在許多系統(tǒng)差異，用戶務(wù)必注意。一方面，數(shù)字濾波發(fā)生在模-數(shù)轉(zhuǎn)換之后，它能消除模數(shù)轉(zhuǎn)換過程中產(chǎn)生的噪聲，而模擬濾波不能做到這一點。此外，數(shù)字濾波比模擬濾波更容易實現(xiàn)可編程性。依靠數(shù)字濾波器設(shè)計，用戶可以編程截斷頻率和輸出更新率。另一方面，在模擬信號進(jìn)入ADC之前，模擬濾波能夠消除在模擬信號上的噪聲，數(shù)字濾波則不能做到這一點，并且寄生在信號上的噪聲峰值接近滿標(biāo)度時，即使信號的平均值在極限范圍內(nèi)也有可能使模擬調(diào)制器和數(shù)字濾波器達(dá)到飽和狀態(tài)。為了解決這個問題，在AD7705/7706的Σ-?調(diào)制器和數(shù)字濾波器內(nèi)部，建立一個峰值儲備，這允許超出模擬輸入范圍5%。若噪聲信號比這還要大，那么就得考慮輸入端的模擬濾波，或降低輸入通道電壓，使輸入電壓的范圍為模擬輸入通道電壓滿標(biāo)度范圍的一半。這樣，動態(tài)范圍降低50%，將使超范圍性能增加1倍。AD7705/7706的數(shù)字濾波器是一個低通（sinx/x）3波器（也稱為sinc3）Z域的轉(zhuǎn)換這里，N是調(diào)制率與輸出率之比。相位響應(yīng)圖4是截止頻率為15.72Hz時的濾波器一頻率與濾波器的第一個陷波頻率（60Hz）對應(yīng)。這曲線顯示從直流到390Hz。在數(shù)字濾波器的采樣頻率的兩邊這個頻率曲線各重復(fù)一次。這種濾波器響應(yīng)與一個平均濾波器的相似。數(shù)字濾波器的輸出速率與第一個陷波的位置相對應(yīng)。因此，在圖12中的輸出速率為60Hz，濾波器的第一個陷波的頻率為60Hz。這種（sinx/x）3濾波器的陷波位置多次在第一個陷波的倍數(shù)處重復(fù)。在這些陷波處濾波器提供大于100dB的衰減。數(shù)字濾波器的截止頻率由時鐘寄存器的FS0和FS1位決定。通過FS0和FS1編制不同的截止頻率不會改變?yōu)V波器響應(yīng)的形狀，它只改變陷波的頻率。器件的輸出更新率和第一個陷波的頻率相對應(yīng)。12AD7705/7706由于AD7705/7706包含這個片內(nèi)低通濾波，其穩(wěn)定時間與輸入階躍功能有關(guān)，而輸出端的數(shù)據(jù)直到穩(wěn)定時間消逝以后才有效。穩(wěn)定時間依賴于為濾波器選定的輸出速率。滿標(biāo)度階躍輸入時濾波器的穩(wěn)定時間可以高達(dá)輸出數(shù)據(jù)周期的四倍。對于同步階躍輸入（使用FSYC功能）穩(wěn)定時間是輸出數(shù)據(jù)周期的3倍。當(dāng)fclkin為2.4576MHz時，片上調(diào)制器提供19.2kHz的采樣輸出速率。然后，片內(nèi)的數(shù)字濾波器對這些采樣進(jìn)行取樣后，提供一定輸出速率的數(shù)據(jù)。因為輸出速率比Nyguist標(biāo)準(zhǔn)要高，所以對于給定了帶寬和噪聲性能的應(yīng)用來說，這一輸出速率能滿足大多數(shù)應(yīng)用要求。但對于有些在給定帶寬和噪聲性能時需要更高的輸出速率的特殊應(yīng)用來說，則要在AD7705/7706的數(shù)字濾波器之后配置后置濾波功能。例如，若帶寬要求是7.86Hz，而所需的更新率是100Hz；則由于當(dāng)數(shù)據(jù)的輸出速率為100Hz時給出的-3dB帶寬是26.2Hz。后置濾波可以應(yīng)用在這種場合，它可以將帶寬減小至7.86Hz，同時減小了輸出噪聲，而保持輸出率仍為100Hz。后置濾波還可以用來降低帶寬小于13.1Hz的器件產(chǎn)生的輸出噪聲，增益為128，帶寬為13.1Hz時，輸出噪聲的均方根值是450nV。這是器件主要的噪聲，即白噪聲，并且因為輸入被削波，因而噪聲具有平坦的頻率響應(yīng)。通過將帶寬減少到低于13.1Hz，在最終的通帶內(nèi)的噪聲將被減小。帶寬以2的倍數(shù)減少將導(dǎo)致輸出噪聲（rms）以近于1.25的倍數(shù)減小。這一附加的后置濾波使得穩(wěn)定時間變得更長。模擬濾前面已提到，對調(diào)制器采樣頻率的整數(shù)倍，數(shù)字濾波器不能起到抑制作用。但是，因為AD7705/7706的超采樣率（oversamplingratio，這些波段只占整個頻譜的一小部分，大部分寬頻噪聲都被濾掉了。這就是說，與沒有片內(nèi)濾波的傳統(tǒng)轉(zhuǎn)換器相比，AD7705/7706的前端模擬濾波要求已大大降低。此外，由于該器件的100dB的共模抑制已達(dá)到數(shù)kHz，這一頻段范圍內(nèi)的噪聲將大大降低。但是在具體應(yīng)用中，可能需要從數(shù)字濾波器能通過的頻段上消除不需要的頻率，需要在AD7705/7706的前端加上衰減功能；在另外一些應(yīng)用中，可能要在AD7705/7706的前端進(jìn)行模擬濾波，以免有用頻帶外的差分噪聲信號使模擬調(diào)制器達(dá)到飽和。在非緩沖模式下，如果在AD7705/7706的前端置有無源元件，必須確保電源阻抗足夠低，以免在系統(tǒng)中引入增益誤差。這極大地限制了AD7705/7706前端無源反混疊濾波（passiveantialiasingfiltering）在非緩沖模式下的使用。但是當(dāng)器件在緩沖模式下工作時，大電源電阻只會產(chǎn)生一個很小的直流偏移誤差（10k?電源電阻引起不到10V的偏移誤差。因此，如果系統(tǒng)需要在AD7705/7706前端使用無源模擬濾波，建議使器件在緩沖模式下工作。校AD7705/7706提供了多種校準(zhǔn)選擇，具體選擇哪種校準(zhǔn)可以由設(shè)置寄存器的MD1和MD0位來編程。一旦給MD1和MD0位寫入數(shù)據(jù)，一個校準(zhǔn)周期就開始了。通過校準(zhǔn)消除器件上產(chǎn)生的偏移和增益誤差。當(dāng)工作環(huán)境溫度和電壓發(fā)生變化時，就應(yīng)對器件進(jìn)行例行校準(zhǔn)，若選定的增益、濾波器陷波或單極性/雙極性輸入范圍發(fā)生變化時。也應(yīng)進(jìn)行校準(zhǔn)。校準(zhǔn)分為自校準(zhǔn)和系統(tǒng)校準(zhǔn)。對選定的通道進(jìn)行全域校準(zhǔn)時，片上微控制器必須在兩種不同的輸入狀態(tài)下記錄調(diào)制器的輸出，也就是“零標(biāo)度”和“滿標(biāo)度”點。這些點是在校準(zhǔn)過程中，在調(diào)制器的輸入端輸入不同的電壓值后，器件執(zhí)行一次轉(zhuǎn)換而得到的結(jié)果。當(dāng)然，校準(zhǔn)精度也只能和正常模式下提供的噪聲水平相當(dāng)。零標(biāo)度校準(zhǔn)轉(zhuǎn)換的結(jié)果在零標(biāo)度校準(zhǔn)寄存器中，而滿標(biāo)度校準(zhǔn)轉(zhuǎn)換的結(jié)果存在滿標(biāo)度校準(zhǔn)寄存器中。依靠這些數(shù)據(jù)，微控制器就能計算出轉(zhuǎn)換器的輸入-輸出轉(zhuǎn)換函數(shù)的偏移和增益斜率。器件以33位分辨率來確定16位轉(zhuǎn)換結(jié)果。通過向設(shè)置寄存器的MD1和MD0寫入相應(yīng)值（0，1，器件開始自校準(zhǔn)。在單極性輸入信號范圍內(nèi)，用來確定校準(zhǔn)系數(shù)的零標(biāo)度點是用差分輸入對的輸入端在器件內(nèi)部短路（即，對于AD7705，AIN(+)=AIN(-)=內(nèi)部偏置電壓；對于AD7706，MON=內(nèi)部偏置電壓。增益可編程放大器（PGA）設(shè)置為用于零標(biāo)度校準(zhǔn)轉(zhuǎn)換時選定的增益（由通信寄存器內(nèi)的G1和G0位設(shè)置。滿標(biāo)度標(biāo)準(zhǔn)轉(zhuǎn)換是在一個內(nèi)部產(chǎn)生的VREF電壓和選定增益的條件下完成的。校準(zhǔn)持續(xù)時間是6×1/輸出速率。它是由零標(biāo)度和滿標(biāo)度校準(zhǔn)的3×1/輸出速率時間的總和。校準(zhǔn)完成后，MD1———和MD0自動返回初始值（00），這是校準(zhǔn)過程結(jié)束的最早的提示。校準(zhǔn)開始時，DRDY處于高——— ———平，直到數(shù)據(jù)寄存器中有新的有效數(shù)據(jù)，DRDY才回到低電平，DRDY從高電平到低電平這持續(xù)時間 9×1/輸出速率，其中，零標(biāo)度校準(zhǔn)時間、滿標(biāo)度校準(zhǔn)時間和設(shè)置校準(zhǔn)系數(shù)時間各———3×1/輸出速率。所以，從時間上來說，MD1和MD0給出的校準(zhǔn)完成提示要比DRDY位給——— 3×1/輸出速率。如果DRDY在校準(zhǔn)指令寫入設(shè)置寄存器之前處于低電平，可能需要一個額外———調(diào)制周期的時間，DRDY才能變?yōu)楦唠娖?，由此顯示校準(zhǔn)已經(jīng)開始，因此，在最后一個字節(jié)寫———置寄存器之后，可以對DRDY不予對于雙極性輸入范圍的自校準(zhǔn)，整個過程與上述過程相似，零標(biāo)度和滿標(biāo)度點幾乎與單極性輸入的一樣，但由于AD7705/7706是配置成雙極性輸入工作的，輸入點范圍的縮短，實際上處于轉(zhuǎn)換函數(shù)的中間區(qū)域。通過系統(tǒng)校準(zhǔn)，AD7705/7706可以對系統(tǒng)增益、偏移誤差以及器件本身的內(nèi)部誤差進(jìn)行補(bǔ)償。系統(tǒng)校準(zhǔn)執(zhí)行和自校準(zhǔn)一樣的斜率系數(shù)計算，但用的電壓值是系統(tǒng)對AIN輸入端用于零和滿標(biāo)度校準(zhǔn)的電壓值。系統(tǒng)校準(zhǔn)的全過程分兩個步驟進(jìn)行，首先是ZS系統(tǒng)校準(zhǔn)，接著進(jìn)行FS系統(tǒng)校準(zhǔn)。對于一次ZS系統(tǒng)的零標(biāo)度電壓值一經(jīng)設(shè)定，通過向設(shè)置寄存器的MD1和MD0寫入（10），就開始ZS統(tǒng)校準(zhǔn)。零標(biāo)度系統(tǒng)校準(zhǔn)在選定的增益下進(jìn)行。零標(biāo)度校準(zhǔn)持續(xù)時間 3×1/輸出速率。在?！^程中，MDO和MD1以及DRDY的變化情況和自校準(zhǔn)中的變化情況相似。不過，從校準(zhǔn)命令發(fā)出至———DRDY變成低電平所需時間是4×1/輸出速FS零標(biāo)度點校準(zhǔn)后，將滿標(biāo)度電壓值施加給AIN端，然后向MD1和MD0分別寫入（1，1系統(tǒng)校準(zhǔn)就開始了。同樣，在校準(zhǔn)開始之前，必須設(shè)定滿標(biāo)度電壓值，并且在整個校準(zhǔn)過程———使之保持穩(wěn)定。校準(zhǔn)過程中，MDO和MD1以及DRDY的變化過程同ZS系統(tǒng)校在單極性模式下，系統(tǒng)校準(zhǔn)是在轉(zhuǎn)換函數(shù)的兩個端點之間完成；在雙極性模式下，它是在中標(biāo)度（零差分電壓）和正的滿標(biāo)度之間完成。系統(tǒng)校準(zhǔn)是分二步進(jìn)行的，在全系統(tǒng)的校準(zhǔn)序列已經(jīng)完成之后，偏移和增益校準(zhǔn)能自動執(zhí)行，以調(diào)節(jié)系統(tǒng)零基準(zhǔn)點或系統(tǒng)增益。校準(zhǔn)系統(tǒng)偏移或增益兩個參數(shù)中的任何一個，不會影響另一個。當(dāng)器件在非緩沖模式下使用時，系統(tǒng)校準(zhǔn)還可以用來消除模擬輸入端由電源阻抗引入的任何誤差。模擬前端一個簡單的R、C反濾波器就可能在模擬輸入電壓引入增益誤差，但是系統(tǒng)校準(zhǔn)可以消除這種誤差。輸入范圍和偏移的限無論何時應(yīng)用系統(tǒng)校準(zhǔn)模式，偏移量和輸入電壓范圍總是有限的。而決定偏移量和可調(diào)節(jié)增益范圍的主要要求是：正滿標(biāo)度輸入電壓的最大值＜1.05×VDEF/GAIN，這可使輸入電壓極限值高于額定值5%。AD7705/7706的模擬調(diào)制器的最大容限（headroom）確保器件在超出額定電壓5%的情況下仍能正常工作。在單極性/雙極性模式下，輸入范圍的最小值為0.8×VREF/GAIN，最大值為2.1×VREF/GAIN，但是這一范圍還得考慮正滿標(biāo)度的極限值?？烧{(diào)偏移量取決于器件用的是單極性模式還是雙極性模式。同樣，偏移量要考慮正滿標(biāo)度的極限值。在單極性模式下，負(fù)偏移有相當(dāng)大的靈活性。在選擇系統(tǒng)的零標(biāo)度和滿標(biāo)度的極限值時，必須確保偏移量與輸入范圍的和不超過1.05×VREF/GAIN。關(guān)于這點最好的說明是看以下幾如果器件用于單極性模式，需要的輸入范圍是0.8×VREF/GAIN，則系統(tǒng)校準(zhǔn)可以設(shè)置的偏移范圍從-1.05×VRE/GAIN至+0.25×VREF/GAIN。如果器件用于單極性模式，需要的輸入范圍是1×VREF/GAIN，則系統(tǒng)校準(zhǔn)可以設(shè)置的偏移范圍為-1.05×VREF/GAIN至0.05×VREF/GAIN。同樣地，如果器件用于單極性模式而要求除去0.2×VREF/GAIN的偏移，則系統(tǒng)校準(zhǔn)可將輸入范圍置為0.85×如果器件用于雙極性模式，需要的輸入范圍是±0.4×VREF/GAIN，則系統(tǒng)校準(zhǔn)可設(shè)置的偏移范圍從-0.65×VREF/GAIN至+0.65×VREF/GAIN。如果器件用于雙極性模式，需要的輸入范圍是REF/GAIN，則系統(tǒng)校準(zhǔn)可設(shè)置的偏移范圍從-0.05×VREF/GAIN至+0.05×VREF/GAIN。同樣地，如果器件用于雙極性模式，而要求除去±0.2×VREF/GAIN的偏移，則系統(tǒng)校準(zhǔn)可將輸入范圍設(shè)置為±0.85×VRE/GAIN。上電和校準(zhǔn)上電時，AD7705/7706內(nèi)部進(jìn)行復(fù)位，即將內(nèi)部寄存器設(shè)置為一已知狀態(tài)。上電或復(fù)位后，所有寄存器都回到默認(rèn)值狀態(tài)，默認(rèn)值包含校準(zhǔn)寄存器的額定校準(zhǔn)系數(shù)。為確保AD7705/7706的正確校準(zhǔn)，上電后應(yīng)進(jìn)行例行校準(zhǔn)。AD7705/7706的功耗和溫度漂移都很低，在進(jìn)行初始校準(zhǔn)前，無須預(yù)熱。但是如果采用外部基準(zhǔn),在校準(zhǔn)開始之前，外部基準(zhǔn)必須穩(wěn)定下來。類似地，如果AD7705/7706的時鐘信號是由兩個MCLK引腳間的晶體或陶瓷諧振器產(chǎn)生的，那么振蕩器應(yīng)在校準(zhǔn)開始之前啟動。見圖14。C1和C2應(yīng)為晶體或陶瓷諧振器廠商推薦的電容值，這些值一般在30pF至50pF時鐘和振蕩器電AD7705/7706要求外部主時鐘輸入，這個主時鐘輸入可以是MCLKOUT腳不連接時，加在MCLKIN引腳上的一個外部CMOS兼容時鐘信號，或者，如圖6所示，在MCLKIN和MCLKOUT兩個引腳之間連接一個頻率合適的晶體或陶瓷諧振器。在此情況下，時鐘電路作為振蕩器工作，為AD7705/7706提供主時鐘信號。主時鐘頻率fCLKIN直接影響輸入采樣頻率、調(diào)制器采樣頻率、-3dB頻率、輸出更新率和校準(zhǔn)時間。若主時鐘頻率降低一半，輸入采樣頻率、調(diào)制器采樣頻率、-3dB頻率、輸出更新率都將低一半，而校準(zhǔn)時間將增加一倍。此外，電源電流也與fCLKIN有關(guān)，主時鐘頻率降低一半，數(shù)字部分的電源電流將減小一半，但不會影響通過模擬電路的電流。在MCLKIN和MCLKOUT兩個引腳之間配置一個晶體或陶瓷諧振器比采用在MCLKIN引腳處引入驅(qū)動時鐘信號的工作電流大。這是因為片內(nèi)振蕩電路在使用晶體或陶瓷諧振器的情況下更活躍。因此，在MCLKIN引腳處施加一個外部時鐘，而將MCLKOUT引腳空出不加負(fù)載時，可使AD7705/7706達(dá)到最小可能的電流值。振蕩器所消耗的額外電流的大小取決于很多因素，連接MCLKIN和MCLKOUT兩個引腳間的電容器（C1和C2）的電容越大，消耗電流越大。注意過晶體或陶瓷諧振器廠商推薦的電容值，這些值一般在30pF至50pF范圍內(nèi)。另一個影響因素是晶體的ESR值，一般，ESR值越低，消耗電流越小。主時鐘頻率為2.4576MHz,電源電壓為3V時，采用晶體或陶瓷諧振器作為振蕩電路比采用外部時鐘所需電流大50A；主時鐘頻率不變，電源電壓為5V時，前者所需典型電流值增加250A。在此頻率下，晶體/陶瓷諧振器的ESR值較小，并且不同的晶體和諧振器之間的差別很小。當(dāng)在1MHz的時鐘頻率下工作時，不同的晶體類型對應(yīng)的ESR值差別很大。因此，不同晶體類型消耗的電流各異。VDD=3V時，用ESR為700?的晶體/陶瓷諧振器比外加時鐘消耗的電流多20A，VDD=5V時，多200A；當(dāng)使用晶體的ESR=3000?時，VDD=3V時和VDD=5V時所對應(yīng)的電流增加值分別為100A和400A。在振蕩電路開始振蕩之前，它還需要一個啟動過程。VDD=5V時，晶體振蕩器的頻率為4.9512MHz、2.4576MHz1MHz應(yīng)的啟動時間分別是6ms、16ms20ms。VDD降為3V時，相同頻率條件下，啟動時間縮短20%。電源電壓為3V時，根據(jù)MCLKIN引腳處的負(fù)載電容，可以在晶體或諧振器兩端跨接一個1M?的電阻，以使啟動時間保持在大約20ms左右。AD7705/7706的主時鐘可從MCLKOUT引腳引出，加在此引腳的最大推薦負(fù)載為一個CMOS負(fù)載。當(dāng)用晶體或陶瓷諧振器產(chǎn)生時鐘信號時，可能需要把這個時鐘作為系統(tǒng)的時鐘源。在這種情況下，建議用CMOS緩沖器對MCLKOUT信號在加到系統(tǒng)電路之前進(jìn)行緩沖。系統(tǒng)同設(shè)置寄存器中的FSYNC位允許用戶在不影響AD7705/7706設(shè)置狀態(tài)的情況下，對調(diào)制器和數(shù)字濾波器進(jìn)行復(fù)位。這就讓用戶能從一個已知時間點開始收集模擬輸入的采樣，也就是當(dāng)FSYNC位從1變到0時。FSYNC置1時，數(shù)字濾波器和模擬調(diào)制器處于已知復(fù)位狀態(tài)，此時AD7705/7706不處理任何輸入采樣。當(dāng)將0寫進(jìn)FSYNC，調(diào)制器和濾波器不再處于復(fù)位狀態(tài)，AD7705/7706又開始從下一個時FSYNC輸入也可以用作允許器件在常規(guī)變換模式下工作的軟件啟動轉(zhuǎn)換命令。在這種?！?，數(shù)據(jù)寫入 FSYNC，轉(zhuǎn)換開始，DRDY下降沿提示轉(zhuǎn)換完成。這一方案的缺點在于，每一個數(shù)據(jù)寄存器的數(shù)據(jù)更新都得考慮濾波器的穩(wěn)定時間，因此，數(shù)據(jù)寄存器的更新速率要慢3倍。由于FSYNC對數(shù)字濾波器進(jìn)行復(fù)位，所以在有新字寫入輸出寄存器前，整個穩(wěn)定時間必須結(jié)——— ———束。如果FSYNC為0時，DRDY處于低電平，F(xiàn)SYNC命令將不對DRDY復(fù)位，使其變?yōu)楦唠娖健驗閿?shù)據(jù)寄存器中有一個還未讀的字，在數(shù)據(jù)寄存器進(jìn)行數(shù)據(jù)更新前 DRDY線將保持低電平———DRDY線將停留在低電平直到數(shù)據(jù)寄存器發(fā)生更新，在這時它將變 500×tCLKIN然后再回到低———平。從數(shù)據(jù)寄存器讀數(shù)據(jù)將使DRDY信號變高，直到濾波器的穩(wěn)定時間已消逝（從FSYNC命令后——— ———并且在數(shù)據(jù)寄存器中已有一個有效字，DRDY才回到低。如果當(dāng)FSYNC命令已發(fā)出時DRDY線為高———則DRDY線在濾波器的穩(wěn)定時間已消逝后才能回到低電復(fù)位輸復(fù)位輸入電路復(fù)位所有的邏輯、數(shù)字濾波器和模擬調(diào)制器，而將所有的片內(nèi)寄存器設(shè)置到———默認(rèn)狀態(tài)。當(dāng)RESET輸入信號處于低電平時，DRDY處于高電平，AD7705/7706忽略發(fā)往寄存器的任何通信數(shù)據(jù)。當(dāng)RESET返回高電平，器件才開始處理數(shù)據(jù)。經(jīng) 3×1/輸出速率的時間后———DRDY返回低電平以指示在數(shù)據(jù)寄存器中有一個新的有效字。復(fù)位后，器件在默認(rèn)狀態(tài)下工作，一般，在一次RESET命令后需要設(shè)置所有的寄存器，并進(jìn)行一次校準(zhǔn)。即使RESET輸入處于低電平，片內(nèi)振蕩器電路仍繼續(xù)工作，MCLKOUT引腳的主時鐘信號繼續(xù)有效。因此，在由AD7705/7706提供系統(tǒng)時鐘的應(yīng)用中，AD7705/7706不間斷的主時鐘信號等待模在不需要提供轉(zhuǎn)換結(jié)果的情況下，通信寄存器中的STBY位允許用戶將器件設(shè)置在掉電模式下工作。在等待模式下，AD7705/7706保留所有片內(nèi)寄存器（包括數(shù)據(jù)寄存器）中的所有內(nèi)容。脫離等待模式后，器件開始處理數(shù)據(jù)，在STBY位寫入0的3×1/輸出速率時間后，數(shù)據(jù)寄存器中可有新的有效數(shù)據(jù)?！?———STBY位不影響數(shù)字接口，也不影響DRDY位的狀態(tài)。如果DRDY處于高電平，而STBY處于低電———平，它將保持高電平直到數(shù)據(jù)寄存器中有新的有效字。如果DRDY處于低電平 也處于低———平，它將保持低電平直到數(shù)據(jù)寄存器被更新。如果在DRDY為低電平時，器件進(jìn)入等待模式（表明———數(shù)據(jù)寄存器中有未讀的有效字，可以在等待模式下讀出數(shù)據(jù)寄存器中的數(shù)據(jù)。讀操作后，DRDY將回到高電平。器件在等待模式下工作，減小了總電流，采用外部時鐘且外部主時鐘停止，VDD=5V時，電流的典型值為9A，VDD=3V時，電流的典型值為4A。外部時鐘持續(xù)工作，在這兩種電源電壓下等待電流分別增加到150A，75A。若用晶體或陶瓷諧振器作為時鐘源，則5V和3.3V電源電壓下的總電流分別是400A和90A。這是因為在等待模式下，片內(nèi)振蕩電路繼續(xù)工作。這在由AD7705/7706提供系統(tǒng)時鐘的應(yīng)用中，是很重要的，這樣即使在等待模式下，AD7705/7706仍能產(chǎn)生不間斷的主時鐘信號。精確Σ-?ADC，象VFC和其它的ADC一樣，不包含任何非單調(diào)源，本身提供無漏碼功能。由于利用高質(zhì)量的片內(nèi)電容器，AD7705/7706能獲得極好的線性，這種電容器的電容/電壓系數(shù)很低。通過在輸入級應(yīng)用削波穩(wěn)定技術(shù)，AD7705/7706還具有低輸入漂移。為確保在工作溫度范圍內(nèi)的良能，AD7705/7706使用數(shù)字校準(zhǔn)技術(shù)以取得最小的偏移和增益誤差。漂AD7705/7706使用削波穩(wěn)定技術(shù)使輸入偏移量的漂移達(dá)到最小。注入到模擬開關(guān)器中的電荷和采樣節(jié)點的直流漏電流是偏移電壓漂移的主要來源。直流輸入漏電流本質(zhì)上與選定的增益無關(guān)。變換器的增益漂移主要取決于內(nèi)部電容器的溫度，它不受漏電流的影響。因偏移的漂移或增益漂移而產(chǎn)生的測量誤差可以通過下次校準(zhǔn)時消除。使用系統(tǒng)校準(zhǔn)還能夠使信號調(diào)節(jié)電路里的偏移和增益誤差最小。積分或差分線性誤差不受溫度變化的影響。電AD7705/7706的電源電壓范圍為2.7V~5.25V。為避免電流過大，在信號送到REFIN、AIN或邏輯輸入引腳之前，應(yīng)先給AD7705/7706供電。如果不可能這樣做，則必須要限制流過這些引腳的電流。如果AD7705/7706和系統(tǒng)數(shù)字電路使用各自的電源，應(yīng)先給AD7705/7706供電。如果不能保證這一點，限流電阻應(yīng)和邏輯輸入端串聯(lián)以限制電流。器件的鎖定電流（Latch-upcurrent）大于100mA。電源電AD7705/7706的電流消耗隨電源電壓（2.7V～5.25V）而變化。在器件內(nèi)部有一個電流增高位，它使電流隨工作條件而設(shè)置。這影響著模擬電路的電流。圖15給出了fCLKIN=1MHz和fCLKIN=2.4576MHz時IDD隨VDD而變化的典型曲線圖（+25℃。由圖15可知，IDD隨VDD的減小而減小。通過使用外部主時鐘或當(dāng)使用片內(nèi)振蕩器電路時，通過優(yōu)化外部元件可以使電源電流減小。圖3、4、6和7顯示了IDD隨增益、VDD和時鐘頻率變化的曲線。接地及布線由于模擬輸入和基準(zhǔn)輸入是差分的，模擬調(diào)制器的大部分電壓都是共模電壓。AD7705/7706入信號里的噪聲不使模擬調(diào)制器飽和?？傊?，AD7705/7706比傳統(tǒng)的高分辨率的轉(zhuǎn)換器更能不受噪聲的干擾。但是，由于它的分辨率太高，而要求噪聲電平太小，所以必須注意接地和電路布線。AD7705/7706的印制板電路必須按規(guī)格設(shè)計，以確保模擬區(qū)和數(shù)字區(qū)分開并各自限定在電路板上的一定區(qū)域。利用接地平面可以很容易地將它們分開。最好用腐蝕技術(shù)做接地平面，因為這樣能使性能最好。應(yīng)只在一個地方將模擬和數(shù)字接地平面連接在一起，以避免出現(xiàn)接地環(huán)路。在系統(tǒng)中多個器件需要AGND-DGND連接的應(yīng)用中，AD7705/7706的模擬和數(shù)字接地平面應(yīng)在盡量靠近AD7705/7706的GND的星型接地點連接。應(yīng)避免在器件下面走數(shù)字線，因為這樣會造成片內(nèi)噪聲成倍增加。模擬接地平面應(yīng)布在器件下面。AD7705/7706的電源線應(yīng)用足夠粗的以便降低線路阻抗，同時減少電源供電線的尖峰信號的影響。象主時鐘類的快速跳變信號應(yīng)用數(shù)字接地，以免將噪聲輻射到電路的其它部分。時鐘信號不能在模擬輸入信號附近通過。模擬信號和數(shù)字信號之間應(yīng)避免相互交叉。電路板兩面的線路應(yīng)走成直角，這樣可以降低電路板的饋通效應(yīng)。采用微帶線技術(shù)是最好的了，不過我們并不總是可以使面電路板的。應(yīng)用這項技術(shù)時，電路板上有元件的一邊放在接地平面上，信號則放在電路板上焊接的一邊。使用高分辨率的ADC時，良好的去耦性能很重要。所有的模擬電源都應(yīng)去耦，方法是：用10μF并聯(lián)一個0.1μF的陶瓷電容器接GND去耦。為使去耦元件獲得最佳效果，應(yīng)使它們盡量靠近ADC，在ADC的正上方最為理想。所有的邏輯都應(yīng)用在DGND上的0.1μF的電容器去AD7705/AD7706的性能評AD7705/AD7706的推薦線路在有關(guān)的評估中已列出來了。這些經(jīng)過評估的電路板組件包括一個完整的裝配和評估板、文件、控制PC打印端口的軟件以及在PC上分析它們的性能的軟件。AD7705/AD7706上噪聲大小可能會影響器件的性能。軟件評估包允許用戶評估它的真實性能以及模擬輸入信號的獨立性。在測試模式下，應(yīng)用這一方案在AD7705輸入端內(nèi)部提供零差分電壓。而在AD7705外部，AIN(-)輸入端應(yīng)連接一個在共模范圍內(nèi)的電壓，類似地，為了評估，AD7706COMMON輸入端應(yīng)連接一個在共模范圍內(nèi)的電壓。這一方案應(yīng)在校準(zhǔn)之后進(jìn)行。數(shù)字接如前所述，AD7705/7706的編程功能用片內(nèi)寄存器的設(shè)置來控制。對這些寄存器的寫/讀操— ———AD7705/7706的串行接口包括5個信號：即CS、SCLK、DIN、DOUT和DRDY。DIN線用來向片內(nèi)寄存器傳輸數(shù)據(jù)，而DOUT線用來寄存器里的數(shù)據(jù)。SCLK是串行時鐘輸入，所有的數(shù)據(jù)———輸都 信號有關(guān)。DRDY線作為狀態(tài)信號，以提示數(shù)據(jù)什么時候已準(zhǔn)備好從寄存器讀數(shù)據(jù)——— ———輸出寄存器中有新的數(shù)據(jù)字時，DRDY變?yōu)榈碗娖?。在輸出寄存器?shù)據(jù)更新前，若DRDY變?yōu)楦摺?，則提示這個時候不讀數(shù)據(jù)，以免在寄存器更新的過程中讀數(shù)據(jù)。CS用來選擇器件，在有許多器件與串行總線相連的應(yīng)用中，它也用于對系統(tǒng)中的AD7705/7706進(jìn)行?！獔D16和17是用CS對AD7705/7706進(jìn)行的時序圖。圖16所示是從AD7705/7706的輸出移位寄存器讀數(shù)據(jù)的時序圖，而 所示則是向輸入移位寄存器寫入數(shù)據(jù)的時序圖。即使是———第一次讀操作后DRDY線返回高電平，也可能出現(xiàn)兩次從輸出寄存器讀到同樣數(shù)據(jù)的情況。必須注意確保在下一次輸出更新進(jìn)行之前，讀操作已經(jīng)完成?！ㄟ^向CS加低電平，AD7705/7706串行接口能在三線模式下工作。SCLK、DIN和DOUT———與AD7705/7706進(jìn)行通信。DRDY的狀態(tài)可以通過通信寄存器的MSB得到。這種方案適于與—控制器接口。若要求CS作為信號，它可由微控制器的端口產(chǎn)生。對于與微控制器的接口，建議在兩次相鄰的數(shù)據(jù)傳輸之間，將SCLK置為高電平?！狝D7705/7706也可以在CS被用作幀同步信號時工作。這種方案適合于與DSP接口，在— —況下，首位（MSB）被CS時序有效輸出，因為CS通常是在DSP上的的SCLK處于下降沿時產(chǎn)生的。假如時序不變更，SCLK也可在兩次相鄰的數(shù)據(jù)傳輸間繼續(xù)運(yùn)行。通過加在AD7705/7706的RESET腳上的復(fù)位信號，能夠復(fù)位串行接口。還能夠通過向DIN輸入端寫入一系列的“1”以復(fù)位串行接口，如果在至少32個串行時鐘周期內(nèi)向AD7705/7706的DIN線寫入邏輯“1位。這保證了在三線系統(tǒng)中，如果由于軟件錯誤或系統(tǒng)中的閃爍信號造成接口迷失，系統(tǒng)接口可經(jīng)復(fù)位回到一個已知狀態(tài)。這就是使接口回到AD7705/7706等待對其通信寄存器進(jìn)行一次寫操作的狀態(tài)。這一寫操作本身并不復(fù)位任何寄存器的內(nèi)容，但因為接口已經(jīng)迷失，寫入任何寄存器的信息都是未知的，所以建議將所有的寄存器重新設(shè)置一次。有一些微處理器或微控制器的串行接口只有一根單獨的串行數(shù)據(jù)線。在這種情況下，可以把AD7705/7706的DATAOUT和DATAIN線連接在一起并把它們與處理器的單根數(shù)據(jù)線相連。在這根單一的數(shù)據(jù)線上必須使用一個10k?的上拉電阻。這種情況下，如果接口迷失，因為讀、寫操作共享同一根線，復(fù)位并使接口還原到已知狀態(tài)的過程與以前敘述的有所不同。這一過程要求24個連續(xù)時鐘的讀操作和至少32個連續(xù)時鐘周期的邏輯“1”的寫操作，以保證串行接口回到已知狀態(tài)。AD7705/7706的配置AD7705/7706用戶可通過串行接口的片內(nèi)寄存器。與任何寄存器通信都要首先向通信寄存器寫入。圖18畫出了對AD7705/7706上電或復(fù)位之后，配置所有寄存器過程的流程圖。流程———圖也顯示了兩種不同的讀選項，第一個是查詢DRDY引腳以確定數(shù)據(jù)寄存器更新是何時進(jìn)行的———二個是查詢通信寄存器中的DRDY位以確認(rèn)數(shù)據(jù)寄存器是否進(jìn)行過更新。流程圖中還包括設(shè)置的工作條件所必須寫進(jìn)寄存器的一系列字。這些工作條件是指增益為1，沒有濾波同步、雙極性模式、無緩沖、4.9512MHz的時鐘和50Hz的輸出速率。圖18AD7705的寄存器設(shè)置和讀數(shù)流程微計算機(jī)/AD7705/7706靈活的串行接口使得其能與大多數(shù)微計算機(jī)和微處理器很容易地進(jìn)行接口。圖10列出了AD7705/7706與微控制器或微處理器接口時所必須遵循的事項。圖19、20和21所示的是AD7705/7706的串行接口能夠在僅有三線的情況下工作并且與SPI接口標(biāo)準(zhǔn)兼容。AD7705/7706的三線工作方式使其在以下這些地方應(yīng)用十分理想：接口線要求最少的系統(tǒng)，使系統(tǒng)要求光電器的數(shù)目最少。串行時鐘輸入信號是一種（Sitt）觸發(fā)信號，它能夠適應(yīng)光耦合器的慢速邊沿。其它數(shù)字輸入信號的上升和下降時間不應(yīng)超過1s。AD7705/7706中的大多數(shù)寄存器都是8位寄存器，這使得與帶有8位串行接口的微控制器接口非常容易。AD7705/7706上的數(shù)字寄存器是16位的。偏移和增益寄存器是24位的，向這些寄存器和微控制器端口的數(shù)字傳輸于包含多個8位字節(jié)。DSP處理器和微處理器通常在串行數(shù)據(jù)操作中傳輸16位數(shù)據(jù)。有些處理器如ADSP-2105，在一次串行數(shù)據(jù)傳輸中，可編制周期數(shù)。這就盡管AD7705/7706中有些寄存器只有8位，但可以將兩個這樣的寄存器成功地連起來，寫操作就可以作為一個16位數(shù)據(jù)傳輸處理。例如，如果設(shè)置寄存器要被更新，處理器必須首先對通信寄存器進(jìn)行寫操作，然后寫一個8位數(shù)據(jù)到設(shè)置寄存器。如果需要，這些可以由單次的16數(shù)據(jù)傳輸來完成，因為寫到通信寄存器中的8位串行數(shù)據(jù)一旦完成，器件立即將自己設(shè)置成對置寄存器進(jìn)行一次寫操作狀態(tài)圖19所示為AD7705/AD7706與68HC11微控制器接口的連接圖。這種方案采用三線— ———將AD7705/AD7706的CS線連接到低電平。在這個方案中，DRDY位被以決定數(shù)據(jù)寄存器何時———更新。另一種可供選擇的方案就是AD7705/AD7706的DRDY輸出，這要將接口線增加到四條——— ———對DRDY線可以通過2種方法，第一種就是將DRDY與68HC11的其中一個輸入端口位相連（———如 ，此端口位查詢并決定DRDY線的狀態(tài)。另法應(yīng)用一個中斷驅(qū)動系統(tǒng)，在這種——— —況下，DRDY與68HC11的IRQ輸入線相連。對于要求控制CS輸入線的接口，可將68HC11的其中—個端口（例如PC1）配置成輸出口，用來驅(qū)動CS輸68HC11配置成主機(jī)模式且CPOL1，CPHA1。這樣配置，則SCLK線在兩次數(shù)據(jù)傳輸之間為高電平。AD7705/AD7706不能全雙工工作。如果AD7705/AD7706被配置成寫操作時，即使SCLK輸入有效，DATAOUT線上不出現(xiàn)數(shù)據(jù)。同理，若器件被配置成讀操作時，即使SCLK入有效，出現(xiàn)DATAIN上的數(shù)據(jù)將被忽略?！诖死?，DRDY輸出線與68HC11的PC0端口相連，進(jìn)行查詢以決AD7705/770689C51—AD7705/7706與89C51微控制器接口電路如圖20所示。圖中在將CS接低電平的情況下采用——— ———線連接。DRDY位被以決定何時數(shù)據(jù)寄存器被更新。另案是DRDY輸出線，這要將———口線增加到3線。對DRDY線的方法有2種：即查詢方法和中斷方法，類似與68HC11的接口方法。89C51配置為串行接口方式0模式，這種串行接口包括單一的一根數(shù)據(jù)線。其結(jié)果是，AD7705/7706DATAOUTDATAIN10k?的上拉電阻。圖19AD7705/AD7706與68HC11接 圖20AD7705/7706與8xC51接表16給出了AD7705/7706和微控制器接口的用C代碼寫成的一組讀、寫程序。1作為有效通道，將下一個操作設(shè)為對時鐘寄存器進(jìn)行寫對時鐘寄存器寫操作，設(shè)置 位，將外部時鐘除二，假定外部時鐘頻率4.9512MHz，更新率選為50Hz向通信寄存器寫數(shù)據(jù)。選擇通道1作向設(shè)置寄存器寫數(shù)據(jù)，將增益設(shè)為1

———查詢DRDY輸出跳回第5、第6/*Thisprogramhasreadandwriteroutinesforthe68HC11tointerfacetotheAD7705/7706andthesampleprogramsetsthevariousregistersandthenreads1000samplesfromonechann