精品文檔-下載后可編輯一種RCN223式編碼器通訊接口設計與實現(xiàn)-設計應用光電編碼器，是一種通過光電轉(zhuǎn)換將輸出軸上的機械幾何位移量轉(zhuǎn)換成脈沖或數(shù)字量的傳感器。這是目前應用多的傳感器，光電編碼器是由光柵盤和光電檢測裝置組成。光柵盤是在一定直徑的圓板上等分地開通若干個長方形孔。由于光電碼盤與電動機同軸，電動機旋轉(zhuǎn)時，光柵盤與電動機同速旋轉(zhuǎn)，經(jīng)發(fā)光二極管等電子元件組成的檢測裝置檢測輸出若干脈沖信號，通過計算每秒光電編碼器輸出脈沖的個數(shù)就能反映當前電動機的轉(zhuǎn)速。此外，為判斷旋轉(zhuǎn)方向，碼盤還可提供相位相差90ordm;的兩路脈沖信號。

世界各國的式編碼器生產(chǎn)廠家大多為其編碼器配套了相應的接收芯片，自動完成串行編碼到并行編碼的轉(zhuǎn)換，方便了控制器的讀取操作。但是此類芯片通常價格比較昂貴，大約占式編碼器價格的四分之一。目前國內(nèi)外高端交流伺服系統(tǒng)中普遍采用FPGA+DSP結(jié)構(gòu)，DSP用來實現(xiàn)矢量變換和其他算法流程；FPGA用以實現(xiàn)譯碼、A、B、Z信號輸出、I/O擴展等功能，F(xiàn)PGA中尚有很多資源沒有得到充分利用。FPGA一般來說比ASIC（專用集成芯片）的速度要慢，無法完成復雜的設計，而且消耗更多的電能。但是他們也有很多的優(yōu)點比如可以快速成品，可以被修改來改正程序中的錯誤和更便宜的造價。廠商也可能會提供便宜的但是編輯能力差的FPGA.因為這些芯片有比較差的可編輯能力，所以這些設計的開發(fā)是在普通的FPGA上完成的，然后將設計轉(zhuǎn)移到一個類似于ASIC的芯片上。另外一種方法是用CPLD（復雜可編程邏輯器件備）。

1RCN223型式編碼器

編碼器是直接輸出數(shù)字量的傳感器，在它的圓形碼盤上沿徑向有若干同心碼道，每條道上由透光和不透光的扇形區(qū)相間組成，相鄰碼道的扇區(qū)數(shù)目是雙倍關(guān)系，碼盤上的碼道數(shù)就是它的二進制數(shù)碼的位數(shù)，在碼盤的一側(cè)是光源，另一側(cè)對應每一碼道有一光敏元件；當碼盤處于不同位置時，各光敏元件根據(jù)受光照與否轉(zhuǎn)換出相應的電平信號，形成二進制數(shù)。這種編碼器的特點是不要計數(shù)器，在轉(zhuǎn)軸的任意位置都可讀出一個固定的與位置相對應的數(shù)字碼。顯然，碼道越多，分辨率就越高，對于一個具有N位二進制分辨率的編碼器，其碼盤必須有N條碼道。

國內(nèi)外式編碼器產(chǎn)品種類很多，如日本的多摩川精機、內(nèi)密控、德國的海德漢、美國的丹納赫、中國長春的三峰等[3].其中海德漢的RCN223型式編碼器采用的是海德漢公司專用的EnDat2.2位置編碼器雙向數(shù)字接口，它傳輸?shù)臄?shù)據(jù)類型分為位置值及附加信息或參數(shù)[4].發(fā)送的信息類型由模式指令選擇。模式指令決定被發(fā)送信息內(nèi)容。每個模式指令包括三位。

信號傳輸格式如圖1所示。

數(shù)據(jù)包發(fā)送與數(shù)據(jù)傳輸同步。傳輸周期從第1個時鐘下降沿開始。編碼器保存測量值并計算位置值。

2個時鐘周期后，后續(xù)電子設備發(fā)送模式指令。編碼器發(fā)送位置值后，從起始位開始由編碼器向后續(xù)電子設備傳輸數(shù)據(jù)。后續(xù)"錯誤位"（"錯誤1"和"錯誤2"）是檢測類信號，用于監(jiān)測故障。這兩個信號相互獨立地生成，它表示編碼器發(fā)生可導致不正確位置值的故障。

然后編碼器從有效位（LSB）開始發(fā)送位置值。其長度取決于所用的編碼器，RCN223的位置值為23位。

在數(shù)據(jù)字結(jié)尾處，必須將時鐘信號置為高電平。10~30μs后或1.25~3.75μs后（系統(tǒng)時鐘大于1MHz時）數(shù)據(jù)線返回低電平。然后，時鐘信號啟動另數(shù)據(jù)發(fā)送。

2式編碼器接口的實現(xiàn)

全數(shù)字化交流伺服系統(tǒng)中采用TMS320X2812作為控制器，用以實現(xiàn)位置環(huán)、速度環(huán)和電流環(huán)以及SVPWM、電壓和電流采樣等功能。此外，采用Altera公司的型號為EP1C6的Cyclone系列FPGA實現(xiàn)與式碼盤接口、譯碼邏輯等功能。FPGA部分的功能框圖如圖2所示。

首先由時鐘發(fā)生模塊產(chǎn)生周期為0.5μs的方波信號，取名為CLOCK,此信號作為通訊同步時鐘信號。在CLOCK的每個時鐘上升沿計數(shù)變量COUNT自加1,變量COUNT的初始值為0.當發(fā)送使能模塊檢測到COUNT的值為3時，說明編碼器已經(jīng)將位置值保存完畢，發(fā)送使能模塊使SENT_EN信號有效，發(fā)送模塊開始發(fā)送6位模式指令。當檢測到COUNT的值為9時，停止COUNT在每個時鐘上升沿計數(shù)，停止發(fā)送數(shù)據(jù)并使接收使能信號RECEIVE_EN有效，從而使能接收模塊。接收模塊開始檢測數(shù)據(jù)輸入信號的上升沿，一旦上升沿到來說明收到數(shù)據(jù)起始位S,啟動COUNT在每個時鐘上升沿計數(shù)，以后在每個時鐘信號的上升沿保存位置值，直到檢測到COUNT的值為39時，停止接收數(shù)據(jù)，由接收模塊向雙口RAM模塊的A口寫入要保存的位置值，從而結(jié)束FPGA與編碼器的通訊過程。

由于每次通訊時間是嚴格固定的，設系統(tǒng)時鐘為2MHz.FPGA為主叫，當時鐘下降沿到來時，編碼器保存位置值要2個時鐘周期，向編碼器發(fā)送"請求數(shù)據(jù)"控制字共6位，需時6個時鐘周期，編碼器向FPGA共發(fā)送1個起始位、2個"錯誤位"、23位位置值和5位CRC校驗位要31個時鐘周期，共39個時鐘周期，所以每次通訊需要19.5μs的時間，并且每個時刻具體需要傳遞哪一位數(shù)據(jù)也是嚴格確定的。

在FPGA內(nèi)部實現(xiàn)了128B的雙口RAM空間，A口具有8位數(shù)據(jù)線，7位地址線，用于與編碼器通訊，B口具有16位數(shù)據(jù)線，7位地址線，用于與DSP通訊，因為TMS320X2812為16位DSP,所以與FPGA中RAM的數(shù)據(jù)傳遞極為方便。

DSP在每個電流環(huán)周期發(fā)送一個有效的"begin"信號，19.5μs之后，碼盤信號接收模塊將接收到數(shù)據(jù)存入FPGA內(nèi)部雙口RAM的A口中，并按順序排列成16位數(shù)據(jù)的形式，然后向DSP發(fā)送end信號，表示通訊結(jié)束，DSP接收到中斷之后從FPGA的雙口RAM的B口中讀取數(shù)據(jù)，完成通訊，DSP的連接如圖3所示。

在該接口的研發(fā)過程中，對FPGA的開發(fā)采用Altera公司的QuartusII5.0集成環(huán)境，硬件描述語言為VHDL語言。圖4為主程序流程圖。

圖5為碼盤與FPGA之間的通訊波形，從位置信號可以看出該接口工作正常。

FPGA（Field-ProgrammableGateArray），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電