大規(guī)模集成電路基礎第1頁，課件共80頁，創(chuàng)作于2023年2月23.1半導體集成電路概述3.2雙極集成電路基礎3.3MOS集成電路基礎

第2頁，課件共80頁，創(chuàng)作于2023年2月33.1半導體集成電路概述

集成電路（IntergratedCircuit，IC）電路中的有源元件（二極管、晶體管等）、無源元件（電阻和電容等）以及它們之間的互連引線等一起制作在半導體襯底上，形成一塊獨立的不可分的整體電路，IC的各個引出端（又稱管腳）就是該電路的輸入、輸出、電源和地等的接線端。有源元件：需能（電）源的器件叫有源器件，。有源器件一般用來信號放大、變換等，IC、模塊等都是有源器件。無源元件：無需能（電）源的器件就是無源器件。無源器件用來進行信號傳輸，或者通過方向性進行“信號放大”。容、阻、感都是無源器件，第3頁，課件共80頁，創(chuàng)作于2023年2月4第4頁，課件共80頁，創(chuàng)作于2023年2月5集成電路的性能指標：集成度速度、功耗特征尺寸可靠性功耗延遲積：又稱電路的優(yōu)值，電路的延遲時間與功耗相乘，該值越小，IC的速度越快或功耗越低，性能也好。特征尺寸：IC中半導體器件的最小尺度，如MOSFET的最小溝道長度或雙極晶體管中的最小基區(qū)寬度，這是衡量IC加工和設計水平的重要參數(shù)，特征尺寸越小，加工精度越高，可能達到的集成度也越大，性能越好。第5頁，課件共80頁，創(chuàng)作于2023年2月6集成電路制造過程中的成品率：Y=硅片上好的芯片數(shù)硅片上總的芯片數(shù)100%成品率的檢測，決定工藝的穩(wěn)定性，成品率對集成電路廠家很重要成品率是芯片面積和缺陷密度的函數(shù)：（1）Seed模型，A芯片面積，D缺陷密度，該模型通常適用于面積較大的芯片和成品率低于30%的情況。（2）Murphy模型，面積較小的芯片和成品率高于30%第6頁，課件共80頁，創(chuàng)作于2023年2月7芯片（Chip）指沒有封裝的單個集成電路硅片（Wafer）包含成千上百個芯片的大圓硅片第7頁，課件共80頁，創(chuàng)作于2023年2月8集成電路的制造過程：設計工藝加工測試封裝定義電路的輸入輸出（電路指標、性能）原理電路設計電路模擬(SPICE)布局(Layout)考慮寄生因素后的再模擬原型電路制備測試、評測產(chǎn)品工藝問題定義問題不符合不符合集成電路發(fā)展的原動力：不斷提高的性能/價格比第8頁，課件共80頁，創(chuàng)作于2023年2月9集成電路的關鍵技術：光刻技術(DUV)縮小尺寸：0.25~0.18mm，增大硅片：8英寸~12英寸亞0.1mm：一系列的挑戰(zhàn)，亞50nm：關鍵問題尚未解決新的光刻技術：

EUVSCAPEL(BellLab.的E-Beam)X-ray集成電路發(fā)展的特點：性能提高、價格降低主要途徑：縮小器件的特征尺寸增大硅片面積第9頁，課件共80頁，創(chuàng)作于2023年2月10集成電路產(chǎn)業(yè)的發(fā)展趨勢：獨立的設計公司（DesignHouse）獨立的制造廠家（標準的Foundary）集成電路類型：數(shù)字集成電路、模擬集成電路數(shù)字集成電路基本單元：開關管、反相器、組合邏輯門模擬集成電路基本單元：放大器、電流源、電流鏡、轉換器等第10頁，課件共80頁，創(chuàng)作于2023年2月111947年，肖克萊（Shockley）點接觸雙極型晶體管1950年，結型晶體管出現(xiàn)1952年，G.W.A.Dummer提出“固體功能塊”設想1958年，C.Kilby提出硅制作電阻、電容和晶體管，實現(xiàn)內部平面連接，制出了由硅PN結電容、硅電阻器和硅晶體管組成的全硅材料的相移振蕩器。1959年，采用反向PN結隔離的全平面工藝硅半導體集成電路。1961年，RTL系列的數(shù)字集成電路問世，隨后，DTL/TTL/ECL/MOS集成電路出現(xiàn)，IC飛速發(fā)展，成本下降。第11頁，課件共80頁，創(chuàng)作于2023年2月122010年0.09-0.07μm的64GDRAM產(chǎn)品投入生產(chǎn)。1968年試制的MOS存儲器和1971年試制成功的微處理器標志著IC技術已進入大規(guī)模集成的時代。1978年，64K動態(tài)RAM（DRAM),使單一芯片的集成度超過了10萬個晶體管，IC技術進入超大規(guī)模時代。1985年，225萬個晶體管的1MbDRAM進入單片集成100萬個晶體管的時代。目前，0.25μmCMOS工藝技術為主流的微電子技術已進入大生產(chǎn)，可制作256Mb和600MHz的微處理器芯片，集成數(shù)在108-109量級。第12頁，課件共80頁，創(chuàng)作于2023年2月133.2雙極集成電路基礎有源元件：雙極晶體管（電子和空穴兩種載流子）無源元件：電阻、電容、電感等優(yōu)點：雙極IC具有速度快、穩(wěn)定性好、負載能力強等特點，可制作數(shù)字IC，又可制作模擬和微波IC，隨著多晶硅發(fā)射極雙極晶體管，GeSi/Si異質結雙極晶體管（HBT）等新型器件的發(fā)展，雙極集成電路的速度已達到上百GHz（1G=109)第13頁，課件共80頁，創(chuàng)作于2023年2月143.1半導體集成電路概述3.2雙極集成電路基礎3.3MOS集成電路基礎

第14頁，課件共80頁，創(chuàng)作于2023年2月153.2.1集成電路中的雙極晶體管3.2.2雙極數(shù)字集成電路3.3.3雙極模擬集成電路

第15頁，課件共80頁，創(chuàng)作于2023年2月163.2.1集成電路中的雙極晶體管制備要求:器件制作在同一硅片上，要求器件相互間電絕緣而成為各自相互獨立的器件，再用金屬導電薄膜將他們按電路要求相互鏈接起來。隔離區(qū)隔離方法：反向PN結隔離全介質溝槽隔離等平面PN結-介質混合隔離場氧隔離第16頁，課件共80頁，創(chuàng)作于2023年2月17PN結隔離的平面NPN雙極晶體管的剖面圖P襯底N+隱埋層N-外延層P型層N+層第17頁，課件共80頁，創(chuàng)作于2023年2月18第18頁，課件共80頁，創(chuàng)作于2023年2月19使用目的：放大晶體管/開關晶體管放大管工作電壓20V，BVceo=25V，BVcbo=50V開關管工作電壓5V第19頁，課件共80頁，創(chuàng)作于2023年2月20兩種晶體管均制作在高電阻率的硅外延層上。輕摻雜外延層目的:提高收集結的反向擊穿電壓；獲得易于控制的高性能收集區(qū)；高摻雜埋層：提高收集極的導電性能，降低收集極串聯(lián)電阻；第20頁，課件共80頁，創(chuàng)作于2023年2月21放大管擊穿電壓較高：外延層厚度和電阻率較大，其芯片面積較大。第21頁，課件共80頁，創(chuàng)作于2023年2月223.2.1集成電路中的雙極晶體管3.2.2雙極數(shù)字集成電路3.3.3雙極模擬集成電路

第22頁，課件共80頁，創(chuàng)作于2023年2月23

在數(shù)字集成電路中，完成各種邏輯運算和變換的電路稱為邏輯電路，組成邏輯電路的基本單元是門電路和觸發(fā)器電路。根據(jù)基本單元電路工作特點的不同，大致可分為：（1）飽和型邏輯集成電路電阻耦合型—電阻-晶體管邏輯（RTL)

二極管耦合—二極管-晶體管邏輯（DTL)高閾值邏輯（HTL)

晶體管耦合—晶體管-晶體管邏輯（TTL)

合并晶體管—集成注入邏輯（I2L)（2）抗飽和型邏輯集成電路肖特基二極管鉗位（TTL)

發(fā)射極功能邏輯（EFL)（3）非飽和型邏輯集成電路電流型邏輯（CML）即發(fā)射極耦合邏輯ECL

互補晶體管邏輯CTL

非閾值邏輯NTL

多元邏輯DYL第23頁，課件共80頁，創(chuàng)作于2023年2月24補充：邏輯代數(shù)的三種基本運算三種基本運算是：與、或、非（反）。1.與運算可用開關圖來說明：ABY

該圖代表的邏輯關系是：決定事件的全部條件都滿足時，事件才發(fā)生——這就是與邏輯關系。

用1表示開關接通，1表示燈亮，可得如下真值表：

在函數(shù)式中，用.表示與運算，記做Y=A.B或Y=AB邏輯符號：&ABYABY只有輸入全為1時，輸出才為1它們都有集成門電路與之對應。ABY000010100111第24頁，課件共80頁，創(chuàng)作于2023年2月252.或運算ABY

該圖代表的邏輯關系是：決定事件的全部條件至少有一個滿足時，事件就發(fā)生——這就是或邏輯關系。輸入有一個為1時，輸出就為1

在函數(shù)式中，用＋

表示或運算，記做Y=A＋B邏輯符號：ABY1ABY+真值表ABY000011101111第25頁，課件共80頁，創(chuàng)作于2023年2月263.非門ARY

該圖代表的邏輯關系是：決定事件的條件滿足時，事件不發(fā)生——這就是非邏輯關系。真值表

在函數(shù)式中，用_表示非運算，記做Y=A邏輯符號：A1YAY國外符號：ABYABYAY與門非門ABYABYAY與門非門或門AY0110第26頁，課件共80頁，創(chuàng)作于2023年2月274.一些常用的復合邏輯運算

用兩個以上基本運算構成的邏輯運算。包括與非、或非、與或非、異或和同或運算。和三個基本運算一樣，它們都有集成門電路與之對應。100011010110010101101100ABABA+BABAB真值表：(除與或非運算外）邏輯符號：&=1=ABYABYABYABYYBAYBAYBAYBA國外符號：互為非邏輯關系第27頁，課件共80頁，創(chuàng)作于2023年2月28與或非邏輯ABCDY

00001000110010100110010010101101101011101000110011101011011011000110101110011110函數(shù)式形如：

Y=AB+CD&ABCDY邏輯符號：A與B等于1，或者C與D等于1，Y等于0。真值表：異或的邏輯式：同或的邏輯式：Y=AB+ABY=AB+AB第28頁，課件共80頁，創(chuàng)作于2023年2月29電阻-晶體管邏輯(RTL)或非門只要有一個輸入信號為高電平，輸出為低電平。其輸出低電平約為Vol=0.2V級聯(lián)使用時輸出高電平Voh=1V特點：電路的速度較慢，負載能力和抗干擾能力較差。第29頁，課件共80頁，創(chuàng)作于2023年2月30二極管-晶體管邏輯(DTL)與非門只要有一個輸入信號為高電平，輸出為高電平。當所有輸入都是高電平是，輸出為低電平。特點：提高了負載能力和抗干擾能力，但電路的速度慢。第30頁，課件共80頁，創(chuàng)作于2023年2月31晶體管-晶體管邏輯(TTL)---速度和延遲功耗提高發(fā)射極耦合邏輯(ECL)----器件只工作在截止區(qū)和線性區(qū)，不進入飽和區(qū)，是非飽和型邏輯電路。速度快、邏輯功能強、抗輻射性能好，但功耗大。集成注入邏輯(I2L)----集成密度高、功耗低、功耗延遲積小、成本低，可制作高性能、低成本的數(shù)字/模擬兼容集成電路。第31頁，課件共80頁，創(chuàng)作于2023年2月32高速、低功耗和高集成密度（門/mm2)是數(shù)字集成電路所追求的三個主要目標第32頁，課件共80頁，創(chuàng)作于2023年2月333.2.1集成電路中的雙極晶體管3.2.2雙極數(shù)字集成電路3.3.3雙極模擬集成電路

第33頁，課件共80頁，創(chuàng)作于2023年2月34雙極模擬集成電路一般分為：線性電路（輸入與輸出呈線性關系）：運算放大器、直流放大器、音頻放大器、中頻放大器、寬帶放大器、功率放大器、穩(wěn)壓器等。非線性電路：對數(shù)放大器、電壓比較器、調制或解調器、各類信號發(fā)生器。接口電路：如A/D轉換器、D/A轉換器、電平位移電路等第34頁，課件共80頁，創(chuàng)作于2023年2月353.1半導體集成電路概述3.2雙極集成電路基礎3.3MOS集成電路基礎

第35頁，課件共80頁，創(chuàng)作于2023年2月363.3MOS集成電路基礎以MOS場效應晶體管為主要元件構成的集成電路。CMOS具有功耗低、速度快、噪聲容限大、可適應較寬的環(huán)境溫度和電源電壓、易集成、可等比例縮小等一系列優(yōu)點，CMOS技術的市場占有率超過95%。3.3.1集成電路中的MOSFET3.3.2MOS數(shù)字集成電路3.3.3CMOS集成電路

第36頁，課件共80頁，創(chuàng)作于2023年2月373.3.1集成電路中的MOSFETMOSFET按溝道導電類型：PMOS/NMOS/CMOS

按柵極材料分類：鋁柵和硅柵第37頁，課件共80頁，創(chuàng)作于2023年2月38CMOS由PMOSFET和NMOSFET串聯(lián)起來的一種電路形式。

為了在同一硅襯底上同時制作出P溝和N溝MOSFET，必須在同一硅襯底上分別形成N型和P型區(qū)域，并在N型區(qū)域上制作PMOSFET，在P型區(qū)域上制作NMOSFET。第38頁，課件共80頁，創(chuàng)作于2023年2月39基本電路結構：CMOS第39頁，課件共80頁，創(chuàng)作于2023年2月403.3.1集成電路中的MOSFET3.3.2MOS數(shù)字集成電路3.3.3CMOS集成電路

第40頁，課件共80頁，創(chuàng)作于2023年2月41MOS開關與反相器是MOS數(shù)字集成電路的基本單元，數(shù)字電路中的任何復雜邏輯功能均可分解為“與”“或”“非”操作。1.MOS開關MOSFET處于大信號工作時，有導通和截止兩種狀態(tài)，因此可作為電子開關。上拉開關下拉開關傳輸門第41頁，課件共80頁，創(chuàng)作于2023年2月42I為輸入端，接驅動信號O為輸出端，接容性負載G為控制端，接控制信號當控制端加上一個足夠高的固定電壓，在穩(wěn)定情況下，直流輸出電壓Vo與直流輸入電壓VI的關系為MOS直流傳輸特性Vo=VI非飽和區(qū)工作VI≥VG-VT溝道夾斷第42頁，課件共80頁，創(chuàng)作于2023年2月432.反相器輸出信號與輸入信號反相，能執(zhí)行邏輯“非”功能?？煞譃殪o態(tài)反相器和動態(tài)反相器。驅動元件：增強型MOSFET,以便極間直接耦合。負載元件：電阻負載增強負載耗盡負載互補負載有比反相器/無比反相器反相器第43頁，課件共80頁，創(chuàng)作于2023年2月44評價MOS反相器性能的主要指標：●輸出高電平●輸出低電平●反相器閾值電壓●直流噪聲容限●直流功耗●瞬態(tài)特性●芯片面積●工藝難度和兼容性●穩(wěn)定性和瞬態(tài)功耗等第44頁，課件共80頁，創(chuàng)作于2023年2月453.開關串/并聯(lián)的邏輯特性單個MOS開關及其串、并聯(lián)電路的邏輯狀態(tài)由施加在開關管柵上的控制信號決定，對于NMOS開關，其邏輯狀態(tài)可表示為：

VG=VH時，開關邏輯狀態(tài)為“ON”；

VG=VL時，開關邏輯狀態(tài)為“OFF”；第45頁，課件共80頁，創(chuàng)作于2023年2月46串聯(lián)開關G=G1●G2第46頁，課件共80頁，創(chuàng)作于2023年2月47并聯(lián)開關G=G1+G2第47頁，課件共80頁，創(chuàng)作于2023年2月484.傳輸門邏輯當MOS開關導通時，信號可直接從一端傳送到另一端，MOS開關稱為傳輸門。第48頁，課件共80頁，創(chuàng)作于2023年2月主要內容存儲器的種類存儲器的基本結構隨機存取存儲器掩模只讀存儲器可編程只讀存儲器同濟大學電子科學與技術系1-495.存儲器

第49頁，課件共80頁，創(chuàng)作于2023年2月存儲器：保存信息讀出信息最小記憶單元通常為二進制“位”0或1半導體存儲器已經(jīng)成為計算機的主要存儲器件（之一）非半導體存儲器：磁盤（硬盤）、光盤、磁帶等半導體：內存、U盤、CPU中的緩存等同濟大學電子科學與技術系1-50第50頁，課件共80頁，創(chuàng)作于2023年2月同濟大學電子科學與技術系1-5190nm7層銅工藝，0.8V電壓下達到2.0GHz17.2億只晶體管，6平方厘米兩個雙線程安騰處理器核每個核具有1兆字節(jié)二級緩存和12兆字節(jié)三級緩存

IntelMontecito處理器第51頁，課件共80頁，創(chuàng)作于2023年2月半導體存儲器的種類（按功能）隨機存取存儲器RandomAccessMemory,RAM只讀存儲器ReadOnlyMemory,ROM特點：高密度、大容量、高速度、低功耗同濟大學電子科學與技術系1-52注：教材中按功能分類為RAM、ROM是不合理的。例如有些可讀可寫的存儲器不是可隨機存取的第52頁，課件共80頁，創(chuàng)作于2023年2月存儲單元陣列地址譯碼器讀寫電路時序控制電路同濟大學電子科學與技術系1-53半導體存儲器的基本結構第53頁，課件共80頁，創(chuàng)作于2023年2月半導體存儲器的基本結構同濟大學電子科學與技術系1-54Amplifyswingtorail-to-railamplitudeSelectsappropriateword時序控制電路第54頁，課件共80頁，創(chuàng)作于2023年2月隨機存取存儲器(RAM)DRAM-Dynamic同濟大學電子科學與技術系1-55第55頁，課件共80頁，創(chuàng)作于2023年2月掩模只讀存儲器(ROM)非易失性制造階段就將待存儲的信息作為掩模圖形固化可任意讀出、不可改寫同濟大學電子科學與技術系1-56第56頁，課件共80頁，創(chuàng)作于2023年2月常見的ROM基本存儲單元電路同濟大學電子科學與技術系1-57WLBLWLBL1WLBLWLBLWLBL0VDDWLBLGNDDiodeROMMOSROM1MOSROM2第57頁，課件共80頁，創(chuàng)作于2023年2月可編程只讀存儲器PROMP-Programmable電可編程：基于浮柵場效應晶體管控制柵和浮置柵兩層柵結構同濟大學電子科學與技術系1-58FloatinggateSourceSubstrateGateDrainn+n+_ptoxtoxDevicecross-sectionSchematicsymbolGSD第58頁，課件共80頁，創(chuàng)作于2023年2月同濟大學電子科學與技術系1-59Floating-GateTransistorProgramming0V-5V0VDSRemovingprogrammingvoltageleaveschargetrapped5V-2.5V5VDSProgrammingresultsin

higherVT.20V10V5V20VDSAvalancheinjection第59頁，課件共80頁，創(chuàng)作于2023年2月存儲1或0：編程使閾值電壓變化同濟大學電子科學與技術系1-60第60頁，課件共80頁，創(chuàng)作于2023年2月613.3.1集成電路中的MOSFET3.3.2MOS數(shù)字集成電路3.3.3CMOS集成電路

第61頁，課件共80頁，創(chuàng)作于2023年2月62第62頁，課件共80頁，創(chuàng)作于2023年2月63第63頁，課件共80頁，創(chuàng)作于2023年2月64第64頁，課件共80頁，創(chuàng)作于2023年2月65第65頁，課件共80頁，創(chuàng)作于2023年2月66第66頁，課件共80頁，創(chuàng)作于2023年2月67第67頁，課件共80頁，創(chuàng)作于2023年2月68第68頁，課件共80頁，創(chuàng)作于2023年2月693.4影響集成電路性能的因素和發(fā)展趨勢有源器件無源器件隔離區(qū)互連線鈍化保護層寄生效應：電容、有源器件、電阻、電感第69頁，課件共80頁，創(chuàng)作于2023年2月703.