基于fpga的視頻與通訊數(shù)據(jù)融合設(shè)計

1通訊數(shù)據(jù)到視頻數(shù)據(jù)的融合對于圖像處理和圖像顯示等系統(tǒng)的要求，通信數(shù)據(jù)應(yīng)疊加在數(shù)字視頻信息的特定行中，以基于f的通信數(shù)據(jù)和視頻數(shù)據(jù)的融合系統(tǒng)設(shè)計。采用FPGA編程實現(xiàn)時間、角度值等通訊信息到視頻信息的疊加,疊加信息可以在一場圖像中指定的任意一行輸出,提供給后續(xù)的圖像處理、圖像顯示等系統(tǒng)。對通訊數(shù)據(jù)的接收以及通訊數(shù)據(jù)到視頻數(shù)據(jù)的融合完全采用基于FPGA的Verilog語言編程結(jié)合圖形編程實現(xiàn),在FP-GA內(nèi)部構(gòu)建通訊數(shù)據(jù)波特率匹配模塊、串行數(shù)據(jù)的接收模塊、行同步信號提取模塊以及通訊數(shù)據(jù)與視頻數(shù)據(jù)組合模塊等,實現(xiàn)通訊數(shù)據(jù)到視頻數(shù)據(jù)的融合功能。通訊數(shù)據(jù)到視頻數(shù)據(jù)的融合系統(tǒng)設(shè)計實現(xiàn)了需要的通訊信息到視頻數(shù)據(jù)的疊加顯示等功能,試驗證明:系統(tǒng)工作穩(wěn)定,狀態(tài)良好2通訊數(shù)據(jù)與視頻數(shù)據(jù)的融合基于FPGA的通訊數(shù)據(jù)與視頻數(shù)據(jù)融合設(shè)計在硬件設(shè)計中包括:串行數(shù)據(jù)輸入、數(shù)字視頻數(shù)據(jù)輸入、FPGA及外圍電路、通訊與視頻數(shù)據(jù)融合輸出等部分,如圖1所示。串行輸入數(shù)據(jù)是RS422格式,經(jīng)差分轉(zhuǎn)TTL芯片MAX3071得到LVTTL格式信號,數(shù)字視頻輸入信號為Camera_Link格式,經(jīng)Camera_Link接收芯片DS90CR288得到并行的LVTTL信號,經(jīng)轉(zhuǎn)換的通訊數(shù)據(jù)和視頻數(shù)據(jù)分別輸入FPGA,FPGA接收串行數(shù)據(jù)并將其融合入數(shù)字視頻信號的某一指定行中,實現(xiàn)通訊數(shù)據(jù)與視頻數(shù)據(jù)的融合,融合數(shù)據(jù)經(jīng)Camera_Link發(fā)送芯片DS90CR287轉(zhuǎn)換為Camera_Link標準數(shù)據(jù),進行輸出。通訊數(shù)據(jù)與視頻數(shù)據(jù)融合設(shè)計的核心是FP-GA,FPGA進行邏輯控制和時序配置,同時采用Verilog語言編程結(jié)合內(nèi)嵌功能模塊以及Signal-Tap工具,可以實現(xiàn)各種邏輯及時序功能設(shè)計。FPGA通過為每個功能建立單獨的硬件來實現(xiàn)整個應(yīng)用程序所需要的邏輯功能,因此具有并行處理的內(nèi)在特點,程序速度快、運行靈活,并且FP-GA內(nèi)部采用流水結(jié)構(gòu),因此非常適合進行圖像及邏輯方面的相關(guān)設(shè)計。通過對FPGA的編程實現(xiàn)了串行數(shù)據(jù)的接收、串行數(shù)據(jù)與視頻數(shù)據(jù)的融合以及所有外圍芯片的邏輯控制。FPGA內(nèi)部主要包括4個功能模塊,分別是波特率產(chǎn)生模塊、串行數(shù)據(jù)接收模塊、行同步信號處理模塊和數(shù)據(jù)處理及融合模塊,其中波特率產(chǎn)生模塊,是根據(jù)已知的接收數(shù)據(jù)波特率,處理外部時鐘信號,產(chǎn)生與波特率相對應(yīng)的數(shù)據(jù)接收時鐘信號3fpga程序設(shè)計對FPGA編程主要采用Verilog語言結(jié)合內(nèi)嵌功能模塊以及內(nèi)部集成的SignalTap測量工具實現(xiàn),主要包括波特率產(chǎn)生模塊、串行數(shù)據(jù)接收模塊、行信號處理模塊以及通訊數(shù)據(jù)與視頻數(shù)據(jù)融合模塊等。圖2給出基于FPGA的通訊數(shù)據(jù)與視頻數(shù)據(jù)融合程序設(shè)計框圖。如圖2所示,串行數(shù)據(jù)輸入后,FPGA首先要根據(jù)串行數(shù)據(jù)的波特率產(chǎn)生與輸入數(shù)據(jù)相匹配的接收時鐘,即由波特率產(chǎn)生模塊產(chǎn)生能夠采到每一位數(shù)據(jù)的有效時鐘信號。接著串行數(shù)據(jù)接收模塊根據(jù)波特率產(chǎn)生模塊提供的有效時鐘信號按位接收數(shù)據(jù),將串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù),并產(chǎn)生與每一個字節(jié)對應(yīng)的數(shù)據(jù)有效信號4fpga融合數(shù)據(jù)的輸出基于FPGA的通訊數(shù)據(jù)與視頻數(shù)據(jù)融合設(shè)計實驗中,采用1M30數(shù)字相機作為數(shù)字視頻輸出信號源,數(shù)據(jù)通訊板作為通訊數(shù)據(jù)的輸出信號源,圖3給出實驗結(jié)構(gòu)圖。如圖3所示,實驗中,1M30相機作為視頻數(shù)據(jù)源為通訊數(shù)據(jù)與視頻數(shù)據(jù)融合設(shè)計板卡提供CameraLink格式的數(shù)字視頻信號,數(shù)據(jù)通訊板作為通訊數(shù)據(jù)源為通訊數(shù)據(jù)與視頻數(shù)據(jù)融合設(shè)計板卡提供RS422格式的通訊數(shù)據(jù)?；贔PGA的通訊數(shù)據(jù)與視頻數(shù)據(jù)融合設(shè)計板卡將輸入的視頻數(shù)據(jù)與通訊數(shù)據(jù)進行融合,得到將通訊數(shù)據(jù)擬合入視頻數(shù)據(jù)某一固定行中的融合輸出數(shù)據(jù),分別輸出給圖像采集系統(tǒng)和圖像傳輸系統(tǒng)。實驗中視頻數(shù)據(jù)像素幀頻為50Hz,像素時鐘為40MHz,像元尺寸1024×1024,每個像素時鐘對應(yīng)兩個12位的數(shù)據(jù),將通訊數(shù)據(jù)擬合入視頻數(shù)據(jù)的最后一行,時序如圖4所示。如圖4所示,視頻輸出信號的時序測量顯示場同步信號FVAL有效電平下包括1024個行信號LVAL,行信號有效包括512個時鐘信號,而每個時鐘信號對應(yīng)24位的數(shù)據(jù)輸出,表示兩個12位的像素值,因此一場圖像為1024×1024×12bit,按照要求需要將通訊系統(tǒng)發(fā)送的數(shù)據(jù)擬合進一場圖像的最后一行中,基于FPGA的通訊數(shù)據(jù)與視頻數(shù)據(jù)融合設(shè)計實現(xiàn)了這一功能,圖5給出采用FPGA內(nèi)嵌的SignalTap工具進行測量,得到的數(shù)據(jù)擬合觀測圖。如圖5所示,SignalTap觀測圖顯示,輸出的場同步信號和行同步信號與原視頻輸入的場同步信號和行同步信號一致。在融合數(shù)據(jù)的最后一行,是通訊板發(fā)送的通訊數(shù)據(jù),已知通訊板發(fā)送來的數(shù)據(jù)是以7E開頭E7結(jié)尾的一幀數(shù)據(jù),波特率為230.4kbit/s,圖5中顯示最后一行數(shù)據(jù)是融合的通訊數(shù)據(jù),由于每個時鐘對應(yīng)的視頻數(shù)據(jù)為24位,為與其保持一致,將通訊數(shù)據(jù)擴展為24位數(shù)據(jù),可以看出融合的通訊數(shù)據(jù)與原通訊數(shù)據(jù)一致。圖像采集系統(tǒng)對融合數(shù)據(jù)進行了數(shù)據(jù)采集并顯示,圖6給出采集圖像顯示圖。圖6給出圖像采集示意圖,用PIXELVIEW工具可以看到指定區(qū)域的像素值,從圖中可以看出一場圖像的最后一行即圖中顯示的第1023行的像素值是7E開頭E7結(jié)尾的通訊擬合數(shù)據(jù)。圖中對像素值的顯示說明:基于FPGA的通訊數(shù)據(jù)與視頻數(shù)據(jù)融合系統(tǒng)設(shè)計實現(xiàn)了視頻數(shù)據(jù)與通訊數(shù)據(jù)的融合,擬合的數(shù)據(jù)正確,系統(tǒng)工作穩(wěn)定。5板卡實現(xiàn)數(shù)字視頻圖像的融合基于FPGA的通訊數(shù)據(jù)與視頻數(shù)據(jù)融合系統(tǒng)設(shè)計實現(xiàn)了將通訊數(shù)據(jù)擬合進視頻數(shù)據(jù)某一固定行中的功能,實驗中視頻數(shù)據(jù)為像素時鐘40MHz,像元尺寸1024×1024,數(shù)據(jù)位12bit的Camera_Link格式數(shù)據(jù),通訊數(shù)據(jù)為7E開頭E7結(jié)尾的隨機數(shù),實驗證明板卡實現(xiàn)了通訊數(shù)據(jù)到視頻數(shù)據(jù)的融合,融合進視頻數(shù)據(jù)最后一行的通訊數(shù)據(jù)完整、