二位計(jì)數(shù)器實(shí)驗(yàn)報(bào)告王林2013141444014一、實(shí)驗(yàn)?zāi)康模?1.設(shè)計(jì)一個(gè)二位的計(jì)數(shù)器； 2.熟悉QuartusII軟件的功能及環(huán)境。二、詳細(xì)設(shè)計(jì)： 設(shè)計(jì)步驟如下： 1.設(shè)計(jì)一個(gè)任意進(jìn)制二位的計(jì)數(shù)器，包含有時(shí)鐘信號(hào)clk，實(shí)現(xiàn)計(jì)數(shù)功能；在本實(shí)驗(yàn)設(shè)計(jì)了一種二位二十四進(jìn)制的計(jì)數(shù)器，當(dāng)個(gè)位計(jì)數(shù)到9時(shí)，十位加一，當(dāng)十位達(dá)到2，個(gè)位達(dá)到3時(shí)，將執(zhí)行清零，從而達(dá)到二十四進(jìn)制計(jì)數(shù)的功能。 2.編譯、查找錯(cuò)誤并仿真，并下載到板子上驗(yàn)證結(jié)果。三、源程序代碼：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityqua1is--定義實(shí)體，它說(shuō)明輸入/輸出端口port(clk:instd_logic;--計(jì)數(shù)時(shí)鐘q:outstd_logic_vector(7downto0);--計(jì)數(shù)輸出c:outstd_logic);endqua1;architectureaofqua1is--定義結(jié)構(gòu)體，它說(shuō)明具體的功能signalqa:std_logic_vector(3downto0);signalqb:std_logic_vector(3downto0);signalcy:std_logic;--申明變量beginprocess(clk)beginifclk'eventandclk='1'then--異步清零if(qa=9)or(qa=3andqb=2)then--當(dāng)代表個(gè)位的qa=9或者qa=3且qb=2時(shí)qa清零qa<="0000";cy<='0';elsifqa=8then--qa=8時(shí)qa加一，cy=1qa<=qa+1;cy<='1';else--其他情況qa++，cy=0qa<=qa+1;cy<='0';endif;endif;endprocess;--結(jié)束process(clk,cy)beginifclk'eventandclk='1'then—異步清零if(qa=3andqb=2)then–qa=3且qb=2時(shí)qb清零c=1qb<="0000";c<='1';elsifcy='1'then--cy=1時(shí)qb進(jìn)一位qb<=qb+1;c<='0';else–其他情況c=0c<='0';endif;endif;endprocess;q(7downto4)<=qb;--輸出q(3downto0)<=qa;enda;四、仿真結(jié)果：五、實(shí)驗(yàn)感想： 通過(guò)這次實(shí)驗(yàn)，讓我熟悉了VHD