第2章

FPGA與CPLD的結(jié)構(gòu)原理

2.1PLD概述2.2簡單PLD結(jié)構(gòu)原理2.3CPLD的結(jié)構(gòu)原理2.4FPGA的結(jié)構(gòu)原理2.5硬件測試2.6大規(guī)模PLD產(chǎn)品概述2.7CPLD/FPGA的編程與配置2.1PLD概述PLD一種新型集成器件；一種半定制的集成電路；它的邏輯功能按照用戶對器件編程來確定PLD的集成度很高，足以滿足設(shè)計一般的數(shù)字系統(tǒng)的需要邏輯器件分為兩大類:固定邏輯器件：永久性，大批量生產(chǎn)可編程邏輯器件：可重構(gòu)性，靈活2.1PLD概述

2.1.1PLD的發(fā)展歷程70年代，PROM（programmablereadonlymemory）和PLA(programmablelogicarray)最早的可編程邏輯器件，熔絲編程；70年代末，PAL(programmablearraylogic)；80年代初，可重復(fù)編程的GAL（genericarraylogic），電擦除；80年代中期，采用大規(guī)模集成電路技術(shù)的EPLD，紫外線或電擦除；80年代末，CPLD和FPGA2.1.2PLD分類2.2簡單PLD結(jié)構(gòu)原理2.2.1邏輯元件符號表示

2.2.1邏輯元件符號表示

2.2.1邏輯元件符號表示2.2.2PROM結(jié)構(gòu)原理2.2.3PLA結(jié)構(gòu)原理

2.2.4PAL結(jié)構(gòu)原理用PAL表示A1和A0的所有邏輯功能？2.2.5GAL結(jié)構(gòu)原理GAL沿用PAL的與陣列可編程、或陣列固定的結(jié)構(gòu)；對PAL的I/O結(jié)構(gòu)進(jìn)行改進(jìn)；在輸出部分增加了輸出邏輯宏單元OLMC；可配置成專用組合輸出、專用輸入、組合輸出雙向口、寄存器輸出、寄存器輸出雙向口等；小結(jié)2.3CPLD的結(jié)構(gòu)原理簡單PLD已被淘汰，原因：1.陣列規(guī)模小，資源不夠用于設(shè)計數(shù)字系統(tǒng)。2.片內(nèi)寄存器資源不足，寄存器的結(jié)構(gòu)限制較多，難以構(gòu)成豐富的時序電路。3.編程不便，需要專門的編程工具。問題：CPLD如何實(shí)現(xiàn)可編程的？2.3CPLD的結(jié)構(gòu)原理MAX3000A結(jié)構(gòu)中包含五個主要部分：邏輯陣列塊LAB；宏單元；擴(kuò)展乘積項(xiàng)；可編程連線陣列PIA；I/O控制塊；2.3CPLD的結(jié)構(gòu)原理

1.邏輯陣列塊LAB

一個LAB由16個宏單元陣列組成，實(shí)現(xiàn)邏輯功能的模塊。LAB有下列輸入信號：來自作為通用邏輯輸入的PIA的36個信號；全局控制信號，用于寄存器輔助功能；從I/O引腳到寄存器的直接輸入通道；2.宏單元MAX3000A系列中的宏單元由三個功能塊組成：邏輯陣列、乘積項(xiàng)選擇矩陣和可編程寄存器。它們可以實(shí)現(xiàn)時序邏輯或組合邏輯的工作方式。邏輯陣列：實(shí)現(xiàn)組合邏輯，給每個宏單元提供5個乘積項(xiàng)。乘積項(xiàng)選擇矩陣：分配乘積項(xiàng)作為到或門和異或門的主要邏輯輸入，實(shí)現(xiàn)組合邏輯函數(shù)；或者把這些乘積項(xiàng)作為宏單元中寄存器的輔助輸入：清零、置位、時鐘和時鐘使能控制，實(shí)現(xiàn)時序邏輯；可編程寄存器：可單獨(dú)配置為帶有可編程時鐘控制的多種觸發(fā)器工作方式，也可將寄存器旁路掉，實(shí)現(xiàn)組合邏輯工作方式。共享擴(kuò)展乘積項(xiàng)：經(jīng)非門后反饋邏輯陣列，實(shí)現(xiàn)更復(fù)雜的邏輯函數(shù)；并行擴(kuò)展乘積項(xiàng)：從鄰近宏單元借位而來2.3CPLD的結(jié)構(gòu)原理

2.3CPLD的結(jié)構(gòu)原理3.擴(kuò)展乘積項(xiàng)

功能：利用其它宏單元提供的邏輯資源，實(shí)現(xiàn)更復(fù)雜的邏輯函數(shù)功能。兩種：共享乘積項(xiàng)：由每個宏單元提供一個單獨(dú)的乘積項(xiàng)，通過非門取反后反饋到邏輯陣列中，可被LAB內(nèi)任何一個或全部宏單元使用和共享，實(shí)現(xiàn)更復(fù)雜的邏輯函數(shù)。并聯(lián)乘積項(xiàng)：它是宏單元中一些沒有被使用的乘積項(xiàng)，可分配到鄰近的宏單元去實(shí)現(xiàn)更快速、復(fù)雜的邏輯函數(shù)。2.3CPLD的結(jié)構(gòu)原理

4.可編程連線陣列PIA功能：使不同的LAB通過在可編程連線陣列PIA上布線，以相互連接構(gòu)成所需的邏輯，它是可編程的全局總線。2.3CPLD的結(jié)構(gòu)原理

5.I/O控制塊I/O控制塊允許每個I/O引腳單獨(dú)被配置為輸入、輸出和雙向工作方式。

如何實(shí)現(xiàn)輸入、輸出工作方式？小結(jié)。問題：CPLD如何實(shí)現(xiàn)可編程的？2.4FPGA的結(jié)構(gòu)原理GAL、CPLD之類基于乘積項(xiàng)可編程結(jié)構(gòu)，即可編程的與陣列和固定的或陣列組成。FPGA基于查找表LUT（lookuptable）可編程結(jié)構(gòu)。問題：FPGA如何實(shí)現(xiàn)可編程的？2.4.1查找表邏輯結(jié)構(gòu)

LUT是基于SRAM(靜態(tài)隨機(jī)存儲器)的查找表邏輯形成結(jié)構(gòu)，用SRAM構(gòu)成邏輯函數(shù)發(fā)生器（LUT本質(zhì)就是一個RAM）。一個N輸入的查找表，需要SRAM存儲N個輸入構(gòu)成的真值表，需要用2的N次冪的SRAM單元，利用率低。2.4.2CycloneIII系列器件的結(jié)構(gòu)原理CycloneIII器件組成：邏輯陣列塊LAB嵌入式存儲器塊嵌入式硬件乘法器I/O單元嵌入式PLL等模塊2.4.2CycloneIII系列器件的結(jié)構(gòu)原理

邏輯宏單元（LE）LE是FPGA最基本的可編程單元，一個LAB由多個LE構(gòu)成。LE的組成：4輸入的查找表LUT;進(jìn)位鏈邏輯；寄存器鏈邏輯；可編程的寄存器；4輸入LUT：完成所有的4輸入1輸出的組合邏輯功能。進(jìn)位鏈邏輯和寄存器鏈邏輯：完成所有的布線?？删幊碳拇嫫鳎嚎膳渲贸筛鞣N觸發(fā)器、寄存器和各種時鐘、使能、清零信號。也可配置寄存器旁路，實(shí)現(xiàn)組合邏輯功能。LE的兩種操作模式：

普通模式：一個4輸入的LUT，LE的輸入信號可以作為LE中寄存器的異步裝載信號。算術(shù)模式：兩個3輸入LUT，可被配置成一位全加器和基本進(jìn)位鏈結(jié)構(gòu)?？偨Y(jié)問題：FPGA如何實(shí)現(xiàn)可編程的？2.5硬件測試

軟測試：驗(yàn)證邏輯設(shè)計的正確性。硬測試：測試引腳的鏈接問題和I/O功能。2.5.1內(nèi)部邏輯測試設(shè)計專門的邏輯測試單元，對引腳直接測試；如ASIC設(shè)計中的掃描寄存器。對于小型邏輯電路，測試覆蓋率能達(dá)到100%，對于復(fù)雜數(shù)字系統(tǒng)，則不可能達(dá)到100%。2.5.2JTAG邊界掃描

聯(lián)合測試行動組（JTAG）開發(fā)了IEEE1149.1-1990邊界掃描測試（BST）技術(shù)規(guī)范；邊界掃描測試原理：每個引腳做成一個一位存儲器，串聯(lián)起來，構(gòu)成一個長的移位寄存器；在時鐘信號控制下，每個信號向前移動，實(shí)現(xiàn)數(shù)據(jù)的輸入和輸出；強(qiáng)行加入的測試數(shù)據(jù)串行地移入邊界掃描單元，捕獲的數(shù)據(jù)串行移出并在器件外部同預(yù)期的結(jié)果進(jìn)行比較。2.5.2JTAG邊界掃描邊界掃描測試標(biāo)準(zhǔn)IEEE1149.1BST的結(jié)構(gòu)：使用四個I/O引腳和一個可選引腳TRST作為JTAG引腳。四個引腳：TDITDOTMSTCK2.5.2JTAG邊界掃描

邊界掃描需要寄存器：指令寄存器：用來決定是否進(jìn)行測試或訪問數(shù)據(jù)寄存器操作；旁路寄存器：提供TDI和TDO的最小串行通道；邊界掃描寄存器：由器件引腳上的所有邊界掃描單元構(gòu)成。2.5硬件測試

2.5.2JTAG邊界掃描

2.6大規(guī)模PLD產(chǎn)品概述2.6.1Lattice公司的PLD器件

1.ispLSI系列器件2.MACHXO系列

3.MACH4000系列4.LatticeSCFPGA系列5.LatticeECP3FPGA系列2.6大規(guī)模PLD產(chǎn)品概述2.6.2Xilinx公司的PLD器件1.Virtex-6系列FPGA

2.Spartan-6器件系列3.XC9500/XC9500XL系列CPLD

4.XilinxSpartan-3A系列器件

5.Xilinx的IP核

2.6大規(guī)模PLD產(chǎn)品概述

2.6.3Altera公司的PLD器件

1.Stratix4/6系列FPGA2.Cyclone4系列FPGA

3.Cyclone系列FPGA（低成本FPGA）4.CycloneII系列FPGA5.CycloneIII系列FPGA6.MAX系列CPLD7.MAXII系列器件8.Altera宏功能塊及IP核2.6大規(guī)模PLD產(chǎn)品概述2.6.4Actel公司的PLD器件2.6.5Altera的FPGA配置方式2.7CPLD/FPGA的編程與配置

常見的大規(guī)模可編程邏輯器件的編程工藝：（1）基于電可擦除存儲單元的EEPROM或Flash技術(shù)。CPLD一般采用此技術(shù)進(jìn)行編程；CPLD編程后改變了電可擦除存儲單元中的信息，掉電后可保存；編程次數(shù)有限，編程的速度不快；(2)基于SRAM查找表的編程單元。對該類器件，編程信息是保存在SRAM中的，SRAM在掉電后編程信息立即丟失，在下次上電后，還需要重新載入編程信息，該類器件的編程一般稱為配置。FPGA采用這種編程工藝。(3)基于一次性可編程反熔絲編程單元。Actel的部分FPGA器件。2.7.1CPLD在系統(tǒng)編程

在系統(tǒng)可編程（ISP）：

當(dāng)系統(tǒng)上電并正常工作時，計算機(jī)通過系統(tǒng)的CPLD擁有的ISP接口直接對其進(jìn)行編程，器件在編程后立即進(jìn)入正常工作狀態(tài)。2.7.2FPGA配置方式基于SRAMLUT結(jié)構(gòu)的FPGA器件，由于是易失性器件，沒有ISP的概念，代之以ICR（在線可重配置方式）。電路可重配置方式：指允許在器件已經(jīng)配置好的情況下進(jìn)行重新配置，以改變電路