集成電路設(shè)計與仿真項目教程Agenda項目1集成電路設(shè)計認(rèn)知項目2MOS晶體管認(rèn)知項目3CMOS反相器設(shè)計與仿真項目4靜態(tài)組合邏輯門設(shè)計與仿真項目5時序邏輯門設(shè)計與仿真項目6動態(tài)邏輯門設(shè)計與仿真項目7電流鏡設(shè)計與仿真項目8單管放大器設(shè)計與仿真項目9運(yùn)算放大器設(shè)計與仿真項目10電壓基準(zhǔn)源設(shè)計與仿真2025/7/23項目6動態(tài)邏輯門設(shè)計與仿真2025/7/232025/7/23011動態(tài)邏輯電路認(rèn)知2動態(tài)邏輯電路特點動態(tài)邏輯電路認(rèn)知1施密特觸發(fā)器認(rèn)知2施密特觸發(fā)器工作原理3CMOS施密特觸發(fā)器4施密特觸發(fā)器應(yīng)用05施密特觸發(fā)器1傳輸門動態(tài)D鎖存器2CMOS傳輸門動態(tài)移位寄存器3兩相非重疊時鐘產(chǎn)生電路03傳輸門動態(tài)邏輯電路1預(yù)充電求值動態(tài)邏輯電路2多米諾動態(tài)邏輯電路3C2MOS動態(tài)邏輯電路4真單相動態(tài)邏輯電路04高性能動態(tài)邏輯電路1.1動態(tài)邏輯電路技術(shù)01動態(tài)邏輯電路認(rèn)知項目6動態(tài)邏輯門設(shè)計與仿真大部分的組合邏輯電路和時序邏輯電路都屬于靜態(tài)邏輯電路，一般由CMOS晶體管構(gòu)成。只要電源供電，它將保持穩(wěn)定的輸出狀態(tài)。動態(tài)邏輯電路的狀態(tài)取決于高阻節(jié)點上寄生電容的電荷，有充電電荷為邏輯高電平“1”；電荷釋放完畢，沒有電荷為邏輯低電平“0”。因為儲存在寄生電容上的電荷不能永久保存，所以需要在時鐘脈沖控制實現(xiàn)不斷對寄生電容充電，從而刷新數(shù)據(jù)，因此邏輯電路狀態(tài)是不穩(wěn)定的，屬于動態(tài)電路，如圖所示。2025/7/232025/7/23在時鐘脈沖的控制下，當(dāng)MOS晶體管等效開關(guān)SW閉合時，數(shù)據(jù)D傳輸；當(dāng)MOS晶體管等效開關(guān)SW打開時，高阻節(jié)點X保持?jǐn)?shù)據(jù)D的值，存儲在高阻節(jié)點寄生電容CX上；等待SW閉合，數(shù)據(jù)刷新。在同步時鐘脈沖的控制下，高阻節(jié)點寄生電容暫時存儲電荷，保持電路狀態(tài)，這種動態(tài)邏輯電路適合有存儲功能的時序邏輯電路。動態(tài)邏輯電路工作原理1.2動態(tài)邏輯電路特點01動態(tài)邏輯電路認(rèn)知項目6動態(tài)邏輯門設(shè)計與仿真動態(tài)邏輯電路的優(yōu)點包括輸出全擺幅信號、速度快等，而局限性則主要包括電荷泄漏、電荷共享和級聯(lián)問題。（1）動態(tài)邏輯電路的優(yōu)點1）晶體管數(shù)少。動態(tài)邏輯電路設(shè)計中使用的晶體管數(shù)量相對較少，有助于簡化電路設(shè)計和降低制造成本。2）全擺幅輸出。動態(tài)邏輯電路能夠?qū)崿F(xiàn)全擺幅輸出，即輸出信號從低電平迅速變化到高電平，反之亦然。3）無比邏輯。允許電路在沒有穩(wěn)定電源的情況下工作，可以不用穩(wěn)定的電源電壓。4）開關(guān)速度快。由于動態(tài)邏輯的設(shè)計特點，需要高速時鐘脈沖不斷刷新數(shù)據(jù)，因此其開關(guān)速度通常較快，適用于高速數(shù)字邏輯電路。5）沒有靜態(tài)功耗。動態(tài)邏輯電路不存在靜態(tài)功耗，在沒有信號傳輸時，幾乎不消耗功率。（2）動態(tài)邏輯電路的缺點1）需要充電和儲存。輸入信號只能在充電階段變化，儲存階段必須保持穩(wěn)定。2）噪聲容限小。動態(tài)邏輯電路對噪聲敏感，容易受到外部噪聲的影響。3）對漏電敏感。由于動態(tài)電路邏輯電路需要保持寄生電容上的電荷，因此電路對漏電敏感。（3）動態(tài)邏輯電路的局限性1）電荷泄漏：由于電路中的電容不是完全理想的，會導(dǎo)致電荷逐漸流失，從而影響電路的性能和穩(wěn)定性。2）電荷共享：當(dāng)電路中的電容在充電或放電過程中發(fā)生共享時，會導(dǎo)致輸出信號的電壓偏離預(yù)期值。3）級聯(lián)問題：級聯(lián)電路中，前一級輸出信號可能會對后一級輸入信號產(chǎn)生影響，導(dǎo)致信號失真或延遲。2025/7/232025/7/232.1傳輸門動態(tài)D鎖存器02傳輸門動態(tài)邏輯電路項目6動態(tài)邏輯門設(shè)計與仿真?zhèn)鬏旈T動態(tài)D鎖存器邏輯電路如圖所示。動態(tài)電路由兩個串聯(lián)的反相器和NMOS傳輸晶體管組成。2025/7/232025/7/23傳輸門動態(tài)D鎖存器電路傳輸門動態(tài)D鎖存器邏輯電路工作過程敘述如下：1）當(dāng)時鐘脈沖信號為邏輯高電平（“1”）時，傳輸門晶體管MN導(dǎo)通。節(jié)點X處寄生電容CX是充電還是放電取決于輸入D的電平，輸入D為高電平，則充電；輸入D為低電平，則放電。輸出Q與輸入D有相同的邏輯電平，即：Q=D。2）當(dāng)時鐘脈沖信號為邏輯低電平（“0”）時，傳輸門晶體管MN不導(dǎo)通。高阻節(jié)點X處寄生電容CX保持以前的狀態(tài)，同樣輸出Q保持以前的邏輯電平，即：Q=D。2.1傳輸門動態(tài)D鎖存器02傳輸門動態(tài)邏輯電路項目6動態(tài)邏輯門設(shè)計與仿真?zhèn)鬏旈T動態(tài)D鎖存器邏輯電路如圖所示。動態(tài)電路由兩個串聯(lián)的反相器和NMOS傳輸晶體管組成。2025/7/232025/7/23傳輸門動態(tài)D鎖存器時序圖如圖所示為傳輸門動態(tài)D鎖存器時序圖。當(dāng)控制時鐘脈沖CLK為高電平時，傳輸晶體管MN導(dǎo)通，此時輸出有一個閾值電壓損耗，其值為VTHN。那么反相器INV1的輸入節(jié)點X處的電壓值為VX=VDD-VTHN，這個節(jié)點X處的電壓值一定要大于反相器INV1的最小輸入高電平VIH，即：VX>VIH，以保證反相器順利翻轉(zhuǎn)；當(dāng)控制時鐘脈沖CLK為低電平時，傳輸晶體管MN不導(dǎo)通，高阻節(jié)點X處寄生電容CX保持以前的電壓值VX，使得數(shù)據(jù)輸出Q=D。2.2CMOS傳輸門動態(tài)移位寄存器02傳輸門動態(tài)邏輯電路項目6動態(tài)邏輯門設(shè)計與仿真CMOS傳輸門動態(tài)電路的一個應(yīng)用是CMOS傳輸門動態(tài)移位寄存器。CMOS傳輸門動態(tài)移位寄存器邏輯電路如圖所示，它由CMOS傳輸門和反相器構(gòu)成。2025/7/232025/7/23時序圖：當(dāng)控制時鐘脈沖CLK為上升沿時，信號D傳輸；當(dāng)控制時鐘脈沖為下降沿時觸發(fā)，輸出數(shù)據(jù)D。理想情況下，時鐘脈沖信號CLK與CLKN高低電平切換時，沒有延時。在真實邏輯電路中，CLK和CLKN存在一段時間的“0”重疊時間，即奇數(shù)傳輸門和偶數(shù)傳輸門存在都導(dǎo)通的情況。這些都會造成邏輯混亂，因此需要設(shè)計兩相非重疊時鐘信號，即CLK與CLKN不存在同時為“1”或“0”的情況。2.3兩相非重疊時鐘產(chǎn)生電路02傳輸門動態(tài)邏輯電路項目6動態(tài)邏輯門設(shè)計與仿真兩相非重疊時鐘發(fā)生電路（Two-phaseNon-overlappingClockGenerator）能產(chǎn)生兩組時鐘脈沖，這兩組脈沖之間不會出現(xiàn)高電平和低電平這兩個同時重疊，只允許有一個“1”或“0”重疊出現(xiàn)，即：高電平不重疊或低電平不重疊，不可以兩個都出現(xiàn)。2025/7/232025/7/23如圖所示為兩相非重疊時鐘發(fā)生電路，它是由與非門SR鎖存器拓展改變而構(gòu)成的。SR鎖存器的兩個輸入端信號分別為時鐘CLK及其反相信號，因此兩個輸入端S、R交替為“0”、“1”。經(jīng)過反相器鏈延時，從而在之間產(chǎn)生時間間隔，生成兩相低電平不重疊時鐘。2.3兩相非重疊時鐘產(chǎn)生電路02傳輸門動態(tài)邏輯電路項目6動態(tài)邏輯門設(shè)計與仿真為了避免CMOS動態(tài)移位寄存器由于所有傳輸門同時導(dǎo)通而造成的邏輯混亂，采用非重疊時鐘控制傳輸門可以實現(xiàn)所有傳輸門不同時導(dǎo)通。由于非重疊時鐘只能實現(xiàn)“0”或“1”其中的一個非重疊時鐘，如果采用CMOS傳輸門，那么總有一個MOS晶體管（PMOS晶體管或NMOS晶體管）在重疊期間會短暫導(dǎo)通。因此可以采用NMOS晶體管傳輸門開關(guān)替代CMOS傳輸門，因為控制時鐘高電平時NMOS晶體管傳輸門導(dǎo)通，低電平不導(dǎo)通，避免了同時導(dǎo)通造成的邏輯混亂。2025/7/232025/7/23圖示為無高電平時鐘重疊動態(tài)移位寄存器，它使用NMOS晶體管作為傳輸門開關(guān)。圖示電路不存在傳輸門同時導(dǎo)通的狀態(tài)，有效避免了邏輯混亂。3.1預(yù)充電求值動態(tài)邏輯電路03高性能動態(tài)邏輯電路項目6動態(tài)邏輯門設(shè)計與仿真預(yù)充電求值動態(tài)邏輯電路是一種常用的動態(tài)CMOS電路技術(shù)，它可以減少邏輯門電路的晶體管數(shù)量。電路工作原理為先對輸出節(jié)點F的分布電容預(yù)充電，然后根據(jù)所給的輸入值求出輸出電平，如圖所示為預(yù)充電求值動態(tài)邏輯電路。2025/7/232025/7/23由一個單時鐘信號CLK控制，這個時鐘信號控制著一個NMOS管和一個PMOS管交替導(dǎo)通，從而實現(xiàn)預(yù)充電和求值。工作過程敘述如下：1）第一步①預(yù)充電階段，當(dāng)CLK為低電平（“0”）時，NMOS管MN1不導(dǎo)通，下拉網(wǎng)絡(luò)PDN呈高阻狀態(tài)；此時PMOS管MP1導(dǎo)通，電源VDD對輸出節(jié)點F的分布電容預(yù)充電到高電平（“1”）。2）第二步②求值階段，當(dāng)CLK為高電平（“1”）時，PMOS晶體管MP1不導(dǎo)通，輸出節(jié)點F的分布電容上的電荷維持高電平；此時NMOS晶體管MN1導(dǎo)通，等效開關(guān)閉合，下拉網(wǎng)絡(luò)PDN有了低阻通道，如果下拉網(wǎng)絡(luò)PDN的邏輯存在輸出F到GND的通道，那么輸出節(jié)點F的分布電容開始對GND放電，直到放電完成，輸出節(jié)點F為低電平（“0”）。如果下拉網(wǎng)絡(luò)PDN的邏輯不存在輸出F到GND的通道，那么輸出節(jié)點F的分布電容維持高電平。3.1預(yù)充電求值動態(tài)邏輯電路03高性能動態(tài)邏輯電路項目6動態(tài)邏輯門設(shè)計與仿真預(yù)充電求值動態(tài)邏輯電路的邏輯關(guān)系取決于求值階段下拉網(wǎng)絡(luò)的邏輯關(guān)系。如圖a所示為一個預(yù)充電求值動態(tài)電路圖，可知其邏輯關(guān)系為：，其邏輯時序圖如圖b所示。2025/7/232025/7/233.1預(yù)充電求值動態(tài)邏輯電路03高性能動態(tài)邏輯電路項目6動態(tài)邏輯門設(shè)計與仿真預(yù)充電求值動態(tài)邏輯電路的一個缺點是不能級聯(lián)工作，否則會出現(xiàn)邏輯混亂。如圖所示為一個預(yù)充電求值動態(tài)級聯(lián)邏輯電路，在控制時鐘CLK為低電平時，PMOS晶體管MP1、MP2都導(dǎo)通，此時對輸出節(jié)點F1、F2充電到高電平。2025/7/232025/7/23預(yù)充電求值動態(tài)級聯(lián)邏輯電路3.1預(yù)充電求值動態(tài)邏輯電路03高性能動態(tài)邏輯電路項目6動態(tài)邏輯門設(shè)計與仿真分兩種情況說明：1）輸出節(jié)點沒有延時（理想）。如果在求值階段輸出F1為低電壓（“0”），由于輸出節(jié)點F1分布電容開始放電不存在延時，這個“0”會使第二級動態(tài)邏輯電路的NMOS晶體管下拉網(wǎng)絡(luò)（假定只有一個NMOS晶體管MN3）不導(dǎo)通，從而輸出節(jié)點F2為高電平（“1”）。2）輸出節(jié)點存在延時（現(xiàn)實）。如果在求值階段輸出F1為低電壓（“0”），那么輸出節(jié)點F1分布電容開始放電，存在一定的電容放電延時。由于延時，所以輸出F1短時間維持在輸入高電平（“1”）階段，這個“1”會使第二級動態(tài)邏輯電路的NMOS晶體管下拉網(wǎng)絡(luò)（假定只有一個NMOS晶體管MN3）導(dǎo)通，從而輸出節(jié)點F2放電，使得輸出F2為低電平（“0”）。因此理想電路中輸出應(yīng)該為“1”，而現(xiàn)實電路中，由于延時，出現(xiàn)了邏輯混亂，而使得輸出為“0”，如圖所示為正確的時序和錯誤時序?qū)Ρ葓D。2025/7/232025/7/23正確時序和錯誤時序?qū)Ρ?.2多米諾動態(tài)邏輯電路03高性能動態(tài)邏輯電路項目6動態(tài)邏輯門設(shè)計與仿真一個預(yù)充電求值動態(tài)邏輯電路可以正常工作，但是不適合做級聯(lián)電路。下面介紹一些可以級聯(lián)的動態(tài)邏輯電路。2025/7/232025/7/23多米諾動態(tài)邏輯電路原理圖（1）多米諾動態(tài)邏輯電路原理在級聯(lián)預(yù)充電求值動態(tài)邏輯電路中，在求值階段如果第一級輸出由高電平（“1”）向低電平（“0”）轉(zhuǎn)變時，第二級或后級容易發(fā)生邏輯錯誤。因此可以在第一級的后面增加一個反相器INV，使得輸出F由低電平（“0”）向高電平（“1”）轉(zhuǎn)變，可以避免出現(xiàn)由于延時造成的后級放電到地（“0”）的情況。這種電路稱為多米諾（Domino）動態(tài)邏輯電路，如圖所示。3.2多米諾動態(tài)邏輯電路03高性能動態(tài)邏輯電路項目6動態(tài)邏輯門設(shè)計與仿真（2）級聯(lián)多米諾動態(tài)邏輯電路當(dāng)CLK為“0”時，預(yù)充電階段輸出節(jié)點X1為“1”，經(jīng)過反相器INV1后變?yōu)椤?”。這個低電平“0”可使得第二級的輸入NMOS晶體管不導(dǎo)通，因此不存在提前放電回路，不會出現(xiàn)邏輯錯誤。在預(yù)充電階段，所有的級聯(lián)輸出F都為“0”，因此級聯(lián)NMOS晶體管都不導(dǎo)通，只有在求值階段，第一級輸出F1從“0”到“1”變化時，第二級NMOS晶體管才導(dǎo)通，依次類推。在多級級聯(lián)時，前一級的求值輸出對后級輸出產(chǎn)生多米諾的影響。因為級聯(lián)之間插入了一個反相器，因此多米諾動態(tài)邏輯電路只能實現(xiàn)非反相的電路，如“與門”、“或門”、“與或”等動態(tài)邏輯電路。2025/7/232025/7/23級聯(lián)多米諾動態(tài)邏輯電路3.2多米諾動態(tài)邏輯電路03高性能動態(tài)邏輯電路項目6動態(tài)邏輯門設(shè)計與仿真（3）電荷分享動態(tài)邏輯電路存在一個問題，就是電荷分享，如圖所示。在預(yù)充電階段，節(jié)點VX充電到高電平（“1”），正電荷都集中在這個節(jié)點的分布電容上。在求值階段，PMOS晶體管MP1不導(dǎo)通，如果此時NMOS晶體管MN2的輸入為“1”時，晶體管MN2導(dǎo)通，在預(yù)充電階段的正電荷就會通過這個導(dǎo)通晶體管向下拉網(wǎng)絡(luò)PDN節(jié)點VY分布電容CY進(jìn)行充電。那么以前預(yù)充電階段的正電荷就會重新分布在節(jié)點分布電容CX和CY上，這種電荷分享會造成節(jié)點電壓VX減小。當(dāng)這個節(jié)點電壓VX小于反相器的輸入高電平VIH時，反相器INV無法正常工作，不能實現(xiàn)反相功能或者產(chǎn)生錯誤輸出“1”，造成后級邏輯混亂。2025/7/232025/7/23電荷分享原理圖3.2多米諾動態(tài)邏輯電路03高性能動態(tài)邏輯電路項目6動態(tài)邏輯門設(shè)計與仿真（4）電荷分享解決方法為了解決電荷分享造成的邏輯混亂問題。一種方法是減小反相器INV的開關(guān)閾值電壓，當(dāng)電荷共享導(dǎo)致Vx減小時，它不會使反相器翻轉(zhuǎn)，從而保證正常工作。常用的一個方法是采用一個反饋上拉PMOS晶體管MP2來使輸出節(jié)點VX為高電平，如圖所示。在預(yù)充電階段，節(jié)點VX為“1”，輸出F為“0”，這個低電平“0”使PMOS晶體管MP2導(dǎo)通，節(jié)點VX上拉到“1”。在求值階段，存在電荷分享的情況下，輸出節(jié)點VX電壓理論上應(yīng)該下降，但是上拉PMOS晶體管導(dǎo)通，節(jié)點VX被重新上拉到“1”，防止了電荷分享造成的邏輯混亂問題。2025/7/232025/7/23電荷分享解決電路3.3

C2MOS動態(tài)邏輯電路03高性能動態(tài)邏輯電路項目6動態(tài)邏輯門設(shè)計與仿真時鐘CLK與其反相時鐘CLKN由于傳輸延時或其他原因產(chǎn)生時鐘偏移，可能會產(chǎn)生短時間內(nèi)CLK與CLKN都為“1”或“０”的重疊情況。而采用雙相時鐘CMOS動態(tài)邏輯電路（C2MOS動態(tài)邏輯電路）對時鐘重疊不敏感，如圖所示為雙相時鐘CMOS動態(tài)邏輯電路構(gòu)成下降沿觸發(fā)的C2MOS動態(tài)寄存器。2025/7/232025/7/23C2MOS動態(tài)寄存器電路3.3

C2MOS動態(tài)邏輯電路03高性能動態(tài)邏輯電路項目6動態(tài)邏輯門設(shè)計與仿真C2MOS動態(tài)寄存器電路時序圖。在時鐘CLK上升沿傳輸，VX為輸入D的反相傳輸，下降沿時觸發(fā)輸出Q=D。2025/7/232025/7/23C2MOS動態(tài)寄存器電路時序圖C2MOS動態(tài)寄存器對時鐘重疊不敏感。重疊時鐘可能會使上拉網(wǎng)絡(luò)或下拉網(wǎng)絡(luò)同時導(dǎo)通，但不能使其同時有效工作，如圖所示。時鐘重疊不敏感動態(tài)電路3.4真單相動態(tài)邏輯電路03高性能動態(tài)邏輯電路項目6動態(tài)邏輯門設(shè)計與仿真雖然C2MOS動態(tài)邏輯電路對時鐘重疊不敏感，但是需要雙相時鐘（CLK或CLKN）。為了簡化時鐘設(shè)計，達(dá)到只需一個時鐘CLK控制的動態(tài)邏輯電路，如圖所示為一個時鐘控制的真單相時鐘（TrueSinglePhaseClock，TSPC）動態(tài)D觸發(fā)器電路。2025/7/232025/7/23真單相時鐘動態(tài)D觸發(fā)器電路工作過程敘述如下：（1）當(dāng)時鐘CLK為低電平（“0”）時1）第一級①寄存器中PMOS晶體管MP2導(dǎo)通，由PMOS晶體管MP1和NMOS晶體管MN1組成的反相器正常工作，當(dāng)輸入為邏輯D時，輸出節(jié)點VX為；2）第二級②預(yù)充電求值邏輯電路中，PMOS晶體管MP3導(dǎo)通，NMOS晶體管MN2不導(dǎo)通，節(jié)點VY處于預(yù)充電階段，輸出VY為高電平（“1”）；3）第三級③寄存器中NMOS晶體管MN5不導(dǎo)通，寄存器輸出維持以前的狀態(tài)；4）第四級④反相器正常工作。（2）當(dāng)CLK為高電平（“1”）時1）第一級①寄存器中PMOS晶體管MP2不導(dǎo)通，寄存器維持以前的狀態(tài)，輸出節(jié)點VX仍為；2）第二級②預(yù)充電求值邏輯電路中，PMOS晶體管MP3不導(dǎo)通，NMOS晶體管MN2導(dǎo)通，此時處于求值階段，下拉網(wǎng)絡(luò)NMOS晶體管MN3使輸入反相，輸出VY為D；3）第三級③寄存器中NMOS晶體管MN5導(dǎo)通，由PMOS晶體管MP4和NMOS晶體管MN4組成的反相器正常工作，此時輸入為邏輯D，輸出節(jié)點VZ為，上升沿觸發(fā)，輸入與輸出反相；4）第四級④反相器正常工作，節(jié)點VZ的值經(jīng)過反相器傳輸，最后輸出Q=D。3.4真單相動態(tài)邏輯電路03高性能動態(tài)邏輯電路項目6動態(tài)邏輯門設(shè)計與仿真2025/7/232025/7/23時序圖施密特觸發(fā)器有兩個穩(wěn)定狀態(tài)，但與一般觸發(fā)器不同的是，施密特觸發(fā)器采用電壓觸發(fā)方式，其狀態(tài)由輸入信號電壓維持；對于正向遞增電壓和負(fù)向遞減電壓兩種不同變化方向的輸入模擬信號，施密特觸發(fā)器有不同的開關(guān)閾值電壓。當(dāng)輸入電壓高于正向閾值電壓VT+，輸出為高；當(dāng)輸入電壓低于負(fù)向閾值電壓VT-，輸出為低；當(dāng)輸入在正、負(fù)向閾值電壓之間變化時，輸出不改變，即：輸出由高電壓翻轉(zhuǎn)為低電壓，或是由低電壓翻轉(zhuǎn)為高電壓時所對應(yīng)的閾值電壓是不同的，正向閾值電壓與負(fù)向閾值電壓之間的電壓差值稱為回差電壓。這種雙閾值觸發(fā)稱為遲滯現(xiàn)象，表明施密特觸發(fā)器具有記憶性，由于施密特觸發(fā)器具有滯回特性，所以可用于抗干擾電路設(shè)計中。4.1施密特觸發(fā)器認(rèn)知04施密特觸發(fā)器項目6動態(tài)邏輯門設(shè)計與仿真2025/7/232025/7/23（1）施密特觸發(fā)器電路原理施密特觸發(fā)器基本電路如圖所示，通過兩個CMOS反相器INV1、INV2以及兩個電阻R1、R2構(gòu)成。從圖中可知，兩個CMOS反相器通過串接相連，通過分壓電阻R2把輸出端VOUT的電壓反饋給輸入?yún)⒖茧妷憾薞REF（正反饋），便組成了帶有施密特觸發(fā)特性的電路。4.2施密特觸發(fā)器工作原理04施密特觸發(fā)器項目6動態(tài)邏輯門設(shè)計與仿真2025/7/232025/7/23輸入和輸出波形如圖所示。當(dāng)輸入VIN大于正向閾值電壓VT+