[17]:故本文采用了共源共柵米勒補(bǔ)償，因?yàn)樗谒俣群拓?fù)載動(dòng)態(tài)范圍受到損害時(shí)提供了更強(qiáng)的補(bǔ)償效果。2.6恒跨導(dǎo)軌對軌運(yùn)算CMOS放大器的整體電路圖2-7所示的運(yùn)算放大器由以下單元模塊組成:前饋AB級輸出級、偏置電路、頻率補(bǔ)償電路和恒跨距軌對軌輸入級(其中我們封裝了偏置電路，如圖2-7所示)。運(yùn)放各端口說明如下:電源電壓為AVDD，地電位為AVSS，反相輸入為vin，同相輸入為vip，偏置電壓為vbn1、vbn2、vbp1、vbp2，輸出是vo。圖2-7恒跨導(dǎo)軌對軌運(yùn)算放大器3電路仿真現(xiàn)代集成電路設(shè)計(jì)在很大程度上依賴于電路的計(jì)算機(jī)建模，由于我們對半導(dǎo)體器件操作性質(zhì)的理解不斷加深，復(fù)制電路工程過程的模型已經(jīng)開發(fā)出來。這些模型在用于分析和仿真時(shí)越來越精確。本文基于上華0.18μm3.1運(yùn)算放大器的仿真3.1.1輸出動(dòng)態(tài)范圍（輸出電壓擺幅）的仿真共模電壓的范圍直接影響了電壓轉(zhuǎn)移特性曲線的線性表現(xiàn)。如果共模電壓超出一定范圍，那么電壓轉(zhuǎn)移特性曲線的線性度可能會受到影響，導(dǎo)致信號傳輸?shù)牟粶?zhǔn)確或失真。因此，在設(shè)計(jì)電路時(shí)，需要仔細(xì)考慮并控制共模電壓的范圍，以確保電壓轉(zhuǎn)移特性曲線的線性度達(dá)到要求，從而保障電路的正常工作和信號的準(zhǔn)確傳輸。輸出電壓擺幅的仿真電路圖以及仿真界面和結(jié)果如下圖3-1、3-2、3-3所示,仿真結(jié)果表明，輸出電壓擺幅在之間，滿足設(shè)計(jì)指標(biāo)要求。圖3-1輸出電壓擺幅的仿真電路圖3-2輸出電壓擺幅的仿真MDE界面圖3-3輸出電壓擺幅的仿真結(jié)果3.2.2靜態(tài)功耗運(yùn)算放大器消耗的功率是評估其性能優(yōu)劣的一個(gè)關(guān)鍵參數(shù)。我們可以通過計(jì)算運(yùn)算放大器在靜態(tài)開環(huán)條件下的支路電流的總和來計(jì)算運(yùn)算放大器的功耗。靜態(tài)功耗的仿真電路圖以及仿真界面和結(jié)果如圖下圖3-4、3-5、3-6所示,根據(jù)圖中結(jié)果可知，靜態(tài)功耗為391.6671μW，不大于2mW，滿足設(shè)計(jì)要求。圖3-4靜態(tài)功耗的仿真電路圖圖3-5靜態(tài)功耗的MDE界面圖3-6靜態(tài)功耗仿真結(jié)果3.2.3開環(huán)直流增益、相位裕度、單位增益帶寬運(yùn)算放大器的低頻開環(huán)電壓，即開環(huán)電壓增益，是其在特定條件下的性能參數(shù)之一，相位裕度，作為評估運(yùn)算放大器穩(wěn)定性的核心指標(biāo)，反映了在單位增益帶寬條件下運(yùn)算放大器相位與理想相位之間的偏差程度。這一偏差越小，說明運(yùn)算放大器的穩(wěn)定性越高。開環(huán)直流增益、相位裕度、單位增益帶寬的仿真電路圖以及仿真界面和結(jié)果如圖下圖3-7、3-8、3-9（a）、3-9（b）3-9（c）所示，仿真結(jié)果表明開環(huán)直流增益最低為90.98dB，大于80dB，滿足設(shè)計(jì)指標(biāo)要求。相位裕度為63.43°-78.4°，大于60°，單位增益帶寬為47.0632MHz，滿足設(shè)計(jì)指標(biāo)要求。圖3-7開環(huán)直流增益、相位裕度、單位增益帶寬的仿真電路圖3-8開環(huán)直流增益、相位裕度、單位增益帶寬的MDE界面圖3-9（a）開環(huán)直流增益仿真結(jié)果圖3-9（b）相位裕度仿真結(jié)果圖3-9（c）單位增益帶寬仿真結(jié)果3.2.4轉(zhuǎn)換速率假如輸出電壓為：（3.1）那么轉(zhuǎn)換速率SR為：（3.2）因此：（3.3）很明顯，當(dāng)工作頻率升高時(shí)，轉(zhuǎn)換率會降低，運(yùn)算放大器的輸出很可能達(dá)不到電路所需的輸出，轉(zhuǎn)換速率的仿真電路圖以及仿真界面和結(jié)果如圖下圖3-10、3-11、3-12所示，仿真結(jié)果表明，轉(zhuǎn)換速率為36V/μs，大于30V/μ圖3-10轉(zhuǎn)換速率的仿真電路圖3-11轉(zhuǎn)換速率的MDE界面圖3-12轉(zhuǎn)換速率的仿真結(jié)果3.2.5共模抑制比差分輸入放大電路的共模抑制比CMRR的公式為：（3.4）共模抑制比的仿真電路圖以及仿真界面和結(jié)果如圖下圖3-13、3-14、3-15所示，仿真結(jié)果表明，共模抑制比為90.0425dB-114.5088dB，不小于60dB，滿足設(shè)計(jì)要求。圖3-13共模抑制比仿真電路圖3-14共模抑制比MDE界面圖3-15共模抑制比仿真結(jié)果3.2.6負(fù)電源抑制比運(yùn)算放大器的輸出電壓降低電源噪聲的能力由電源抑制比(NSRR)表示。運(yùn)算放大器的公式為：（3.5）負(fù)電源抑制比的仿真電路圖以及仿真界面和結(jié)果如圖下圖所示，仿真結(jié)果表明，負(fù)電源抑制比為114.5316dB-125.4448dB，大于80圖3-16負(fù)電源抑制比的仿真電路圖3-17負(fù)電源抑制比的MDE界面圖3-18負(fù)電源抑制比的仿真結(jié)果3.2.7等效輸入噪聲噪聲是由于運(yùn)算放大器內(nèi)部的元器件引起，通常用“輸入等效噪聲”或“輸出等效噪聲”來表示。等效輸入噪聲的仿真電路圖以及仿真界面和結(jié)果如圖下圖3-19、3-20、3-21所示，仿真結(jié)果表明，等效輸入噪聲部分溫度大于40℃時(shí)，大于300nV√HZ圖3-19等效輸入噪聲的仿真電路圖3-20等效輸入噪聲的MDE界面圖3-21等效輸入噪聲的仿真結(jié)果3.2.8蒙特卡洛蒙特卡洛仿真電路圖以及仿真界面和結(jié)果如圖下圖3-22、3-23、3-24（a-e）所示，仿真結(jié)果表明，只考慮器件失配（忽略工藝角）的蒙特卡洛仿真（計(jì)算4.5個(gè)Sigma偏差）仍滿足要求。圖3-22蒙特卡洛仿真仿真電路圖3-23蒙特卡洛仿真MDE界面圖3-24（a）蒙特卡洛增益仿真結(jié)果圖3-24（b）蒙特卡洛相位仿真結(jié)果圖3-24（c）蒙特卡洛速率仿真結(jié)果圖3-24（d）蒙特卡洛CMRR仿真結(jié)果圖3-24（e）蒙特卡洛Nsrr仿真結(jié)果3.3仿真結(jié)果匯總恒跨導(dǎo)軌對軌運(yùn)算放大器性能參數(shù)仿真結(jié)果(TT、FF、SS、SF、FS工藝角下)如表3-1所示。這里的仿真結(jié)果為前仿。由表可知，該運(yùn)放的各項(xiàng)性能指標(biāo)均達(dá)到預(yù)期要求。表3.1恒跨導(dǎo)軌對軌運(yùn)算放大器性能參數(shù)仿真結(jié)果指標(biāo)TT(25゜)SS(-40゜)SS(125゜)FF(-40゜)FF(125゜)靜態(tài)功耗(μW)393.4447455.7195319.8182452.5078323.4074開環(huán)直流增益(dB)105.174110.143102.159105.58790.984單位增益帶寬(MHz)29.01557131.39824616.97346.56424.545相位裕度74.62゜76.41゜78.38°69.48°72.51°轉(zhuǎn)換速率(V/μs)30.15130.11230.03139.25632.637共模抑制比(dB)110.041110.594107.526112.513100.505負(fù)電源抑制比(dB)121.156114.465116.392125.482114.553等效輸入噪聲(nV/√Hz)288.672251.947344.467249.291341.771輸出動(dòng)態(tài)范圍70.322μV-1.799V100.322μV-1.799V110.322μV-1.799V120.322μV-1.799V72.322μV-1.799V

4版圖設(shè)計(jì)4.1整體設(shè)計(jì)規(guī)劃為了創(chuàng)建可接受的布局和布線設(shè)計(jì)，我們首先使用布局模塊。在設(shè)計(jì)模塊布局時(shí)，重要的是要考慮噪聲和串?dāng)_的影響，以及將模塊放置在遠(yuǎn)離密集模塊的地方可能產(chǎn)生的干擾。在布線方案中，我們規(guī)范了電源線和地線的放置，并為布線的大電流部分提供了足夠的空間。特別要注意放置在布局中間的高差分對的匹配要求，以減少干擾，增加匹配。通過優(yōu)化布局布線，我們不僅可以減少使用的布局空間，還能提升后續(xù)布局設(shè)計(jì)的工作效率。4.2分層設(shè)計(jì)整體規(guī)劃作為分層設(shè)計(jì)的基石，確保了設(shè)計(jì)過程的有序進(jìn)行。在分層設(shè)計(jì)中，我們遵循一套明確的設(shè)計(jì)流程，首先把電路中的眾多功能模塊拆解成更小的單元。然后我們針對這些單元進(jìn)行細(xì)致的設(shè)計(jì)，確保每個(gè)子模塊和器件內(nèi)部的單元都得到合理的規(guī)劃與優(yōu)化。整體規(guī)劃為分層設(shè)計(jì)提供了方向，而分層設(shè)計(jì)則通過細(xì)化功能模塊和單元設(shè)計(jì)，實(shí)現(xiàn)了電路系統(tǒng)的整體優(yōu)化和性能提升。4.3重要結(jié)構(gòu)的版圖設(shè)計(jì)4.3.1電流鏡的匹配（1）將基準(zhǔn)管盡可能靠近中心位置;如果管子比位置長，總數(shù)越少，則越任意。如果管子比位置長，你可以把它放在任何一邊。（2）與ABBA相匹配的電流鏡不應(yīng)放置在整個(gè)鏡的邊緣;如果是，則應(yīng)添加dummy?；蛘?，由于這個(gè)電流鏡只有兩管ABBA，它應(yīng)該在兩側(cè)水平放置，沒有假人。請注意，在同一時(shí)間，對齊必須盡可能保持不變;這種類型通常與微分對相連。（3）需要注意的是在水平定位電流鏡時(shí)，必須在長電流鏡的兩端打孔并同時(shí)用金屬連接在一起。這對于避免使用當(dāng)前反射鏡的多邊形作為連接線尤其重要。（4）管的S端和D端不能組合，無論現(xiàn)在的鏡子是水平的還是垂直的，每個(gè)管的S端和D端方向必須匹配。在標(biāo)準(zhǔn)合并的情況下，每個(gè)合并后的單位保持不變。4.3.2差分對的匹配（1） 差分對這個(gè)結(jié)構(gòu)本身需要的匹配度較高，故我采用了雙排的共質(zhì)心形式。該情況下必須加左右加dummy。（2）輸出導(dǎo)線要注意走的路徑，差動(dòng)對的連接線要幾乎相同，管上的導(dǎo)線要注意孔的位置和對應(yīng)孔的間距要相同，通過導(dǎo)線的覆蓋程度要相同?？傊?，目標(biāo)是通過連接表示寄生參數(shù)的差分信號線對來保證一致性。（3）盡量選用個(gè)數(shù)為雙數(shù)的管子來做差分對的匹配。（4）為了保證差動(dòng)對周圍的環(huán)境盡可能均勻，基板接觸環(huán)需要與管均勻地分開放置。4.4整體版圖整體版圖如圖4-1所示，總面積約為（82*112）um圖4-1整體版圖4.5DRC驗(yàn)證DRC(Designrulecheck)即設(shè)計(jì)規(guī)則檢查，通常指的是在電子設(shè)計(jì)自動(dòng)化（EDA）領(lǐng)域中，對電路布局和布線設(shè)計(jì)進(jìn)行的一系列檢查，以確保它們符合特定的設(shè)計(jì)規(guī)則和制造要求。這些規(guī)則通常包括布線寬度、間距、層疊結(jié)構(gòu)、通孔數(shù)量等，這些規(guī)則旨在確保設(shè)計(jì)的可靠性、性能和可制造性。DRC驗(yàn)證結(jié)果如圖4-2所示，版圖的DRC結(jié)果顯示，除了density以外，其他規(guī)則均正確。圖4-2版圖的DRC驗(yàn)證結(jié)果4.6LVS驗(yàn)證LVS（LayoutvsSchematic）即版圖的連線與電路走線之間的對比，保證了設(shè)計(jì)的一致性，提高了產(chǎn)品質(zhì)量和可靠性。LVS驗(yàn)證結(jié)果如圖4-3所示，版圖的LVS結(jié)果顯示，通過了LVS的驗(yàn)證。圖4-3版圖的LVS驗(yàn)證結(jié)果5后仿真5.1輸出動(dòng)態(tài)范圍（輸出電壓擺幅）仿真結(jié)果如圖5-1所示，其結(jié)果表明，輸出動(dòng)態(tài)范圍為219μV-1.799V，滿足設(shè)計(jì)指標(biāo)要求。圖5-1輸出動(dòng)態(tài)范圍（輸出電壓擺幅）的仿真結(jié)果5.2靜態(tài)功耗仿真結(jié)果如圖5-2所示，其結(jié)果表明，靜態(tài)功耗為391.6675μW，小于2mW圖5-2靜態(tài)功耗的仿真結(jié)果5.3開環(huán)直流增益、相位裕度、單位增益帶寬開環(huán)直流增益仿真結(jié)果如圖5-3（a）所示，相位裕度仿真結(jié)果如圖5-3（b）所示，單位增益帶寬仿真結(jié)果如圖5-3（c）所示,仿真結(jié)果表明,最低開環(huán)直流增益為90.72dB，大于80dB，最低相位裕度為63.24°>60°，滿足設(shè)計(jì)指標(biāo)要求。單位增益帶寬最大為48.131MHz，滿足指標(biāo)要求。圖5-3（a）開環(huán)直流增益仿真結(jié)果5-3（b）相位裕度仿真結(jié)果圖5-3（c）單位增益帶寬仿真結(jié)果5.4轉(zhuǎn)換速率仿真結(jié)果如圖5-4所示，仿真結(jié)果表明，轉(zhuǎn)換速率為36.685V/μs，大于30V/μ圖5-4轉(zhuǎn)換速率的仿真結(jié)果5.5共模抑制比仿真結(jié)果如圖5-5所示，仿真結(jié)果表明，共模抑制比為98.8425dB-114.9071dB，不小于60dB，滿足設(shè)計(jì)要求。圖5-5共模抑制比的仿真結(jié)果5.6負(fù)電源抑制比仿真結(jié)果如圖5-6所示，仿真結(jié)果表明，負(fù)電源抑制比為106.161dB-125.7448dB，大于80dB，滿足設(shè)計(jì)指標(biāo)要求。圖5-6負(fù)電源抑制比的仿真結(jié)果5.7等效輸入噪聲仿真結(jié)果如圖5-7所示，仿真結(jié)果表明，等效輸入噪聲部分溫度大于40℃時(shí)，大于300nVHZ圖5-7等效輸入噪聲的仿真結(jié)果5.8后仿結(jié)果匯總恒跨導(dǎo)軌對軌運(yùn)算放大器性能參數(shù)仿真結(jié)果(TT、FF、SS、SF、FS工藝角下)如表5-1所示。這里的仿真結(jié)果為后仿。表5-1后仿真結(jié)果匯總指標(biāo)TT(25゜)SS(-40゜)SS(125゜)FF(-40゜)FF(125゜)靜態(tài)功耗（μW）393.4447455.7195319.8182452.5078323.4074開環(huán)直流增益（dB）105.174110.143102.159105.58790.98單位增益帶寬(MHz)29.17131.74216.93046.47024.985相位裕度74.55゜76.30゜78.45°69.53°72.26°轉(zhuǎn)換速率(V/μs)31.38730.17730.11238.9132.48共模抑制比（dB）111.041110.594107.529112.513100.505負(fù)電源抑制比（dB）121.156116.465116.391125.482114.552等效輸入噪聲(nV/√Hz)253.612272.02348.526293.571353.526輸出動(dòng)態(tài)范圍70.322μV-1.79V203.322μV-1.79V140.322μV-1.79V110.322μV-1.79V62.322μV-1.79V結(jié)論本工作采用CSMC0.18μm技術(shù)構(gòu)建了恒跨距導(dǎo)體軌對軌CMOS運(yùn)算放大器。為了確保運(yùn)放輸入級的跨導(dǎo)在運(yùn)行過程中不發(fā)生變化，這款運(yùn)算放大器的輸入級采用了軌對軌結(jié)構(gòu)，這是一種獨(dú)特的設(shè)計(jì)，旨在優(yōu)化其性能。在輸入級中，互補(bǔ)的PMOS和NMOS差分輸入對共同工作，起到了限流的關(guān)鍵作用。這種設(shè)計(jì)使得運(yùn)算放大器在整個(gè)操作過程中，其輸入級的跨導(dǎo)能夠保持恒定。換句話說，無論運(yùn)算放大器處于何種工作狀態(tài)，其輸入級的跨導(dǎo)都能保持穩(wěn)定，從而確保了信號的準(zhǔn)確傳輸和電路的穩(wěn)定運(yùn)行。這種軌對軌結(jié)構(gòu)和差分輸入對的設(shè)計(jì)，使得這款運(yùn)算放大器在性能上達(dá)到了較高的水平。前饋AB類輸出用于在整個(gè)共模電壓輸入范圍內(nèi)給輸出級一個(gè)擺幅。從仿真結(jié)果可以看出，在不同工藝角度(tt、sf、ss、fs、ff)下，電源電壓為1.8V會產(chǎn)生以下結(jié)果:靜態(tài)功耗，開環(huán)直流增益，單位增益帶寬(GBW)最大化，相位余量不小于60°，轉(zhuǎn)換速率大于30V/μs，共模抑制比大于60dB，負(fù)電源抑制比大于80dB，等效輸入噪聲小于300nV/Hz，輸出動(dòng)態(tài)范圍在[0.1(VDD-VSS)，0.9(VDD-VSS)]。版圖設(shè)計(jì)的總面積為(82.055*112.305)um2，DRC和LVS的驗(yàn)證均通過。并且后仿結(jié)果表明該運(yùn)算放大器的設(shè)計(jì)符合設(shè)計(jì)指標(biāo)要求。

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