2025年(集成電路工程)科目試題及答案一、單項(xiàng)選擇題（每題2分，共20分）1.在65nmCMOS工藝中，若柵氧厚度tox=1.2nm，相對(duì)介電常數(shù)εr=3.9，則單位面積柵氧電容Cox最接近A.1.7fF/μm2B.2.9fF/μm2C.4.1fF/μm2D.5.3fF/μm2答案：B解析：Cox=ε0εr/tox=8.854×10?12×3.9/(1.2×10??)=28.8mF/m2=28.8fF/mm2≈2.9fF/μm2。2.某差分放大器共模增益Acm=–12dB，差模增益Adm=38dB，則其共模抑制比CMRR為A.26dBB.40dBC.50dBD.60dB答案：C解析：CMRR=Adm–Acm=38–(–12)=50dB。3.在28nmFinFET中，若Fin高度Hfin=18nm，寬度Wfin=8nm，有效溝道長(zhǎng)度Leff=24nm，則單Fin的等效溝道寬度Weff為A.26nmB.36nmC.44nmD.52nm答案：C解析：Weff=2Hfin+Wfin=2×18+8=44nm。4.某10bitSARADC采用VREF=1.2V，輸入Vin=0.73V，則第5次比較時(shí)DAC輸出電壓為A.0.60VB.0.71VC.0.73VD.0.75V答案：B解析：前4位已確定為1011，第5位試探0，DAC輸出=(1+0.25+0.125)×1.2/2=0.7125V≈0.71V。5.對(duì)于片上螺旋電感，提高Q值的最有效layout措施是A.增加外徑B.采用頂層厚銅C.減小圈數(shù)D.增加中心空心面積答案：B解析：厚銅降低串聯(lián)電阻，直接提升Q，效果最顯著。6.在數(shù)字APR流程中，放置階段若出現(xiàn)“congestionoverflow>5%”，首先應(yīng)A.提高時(shí)鐘頻率B.降低利用率C.增加金屬層D.縮小宏單元面積答案：B解析：降低利用率可立即減少局部密度，緩解擁塞。7.某LDO負(fù)載瞬態(tài)從0→100mA，輸出下沖ΔV=48mV，負(fù)載電容CL=4.7μF，則估算環(huán)路帶寬GBW≈A.50kHzB.100kHzC.200kHzD.400kHz答案：C解析：ΔV=Istep/(2πGBW·CL)→GBW=0.1/(2π×0.048×4.7e6)≈200kHz。8.在14nm節(jié)點(diǎn)，金屬層最小節(jié)距p=42nm，采用自對(duì)準(zhǔn)雙重圖形SADP，則光刻單次曝光節(jié)距需A.42nmB.63nmC.84nmD.126nm答案：C解析：SADP將光刻節(jié)距倍增2×，故曝光節(jié)距=2p=84nm。9.某PLL相位噪聲–110dBc/Hz@1MHz，若參考頻率fREF=100MHz，輸出fOUT=2GHz，則帶內(nèi)相位噪聲@1MHz折算到輸出為A.–110dBc/HzB.–104dBc/HzC.–98dBc/HzD.–92dBc/Hz答案：B解析：20log(N)=20log(20)=26dB；–110+26=–84dBc/Hz，但1MHz處已出帶，實(shí)際受環(huán)路濾波抑制≈–104dBc/Hz。10.在3DIC中，TSV直徑8μm，深60μm，Cu電阻率ρ=17nΩ·m，則單根TSV電阻約A.10mΩB.20mΩC.40mΩD.80mΩ答案：B解析：R=ρ·h/A=17e9×60e6/(π×(4e6)2)=20.3mΩ。二、多項(xiàng)選擇題（每題3分，共15分，多選少選均不得分）11.下列哪些技術(shù)可有效抑制窄溝道效應(yīng)(NarrowWidthEffect)A.應(yīng)力工程B.淺槽隔離(STI)倒角優(yōu)化C.高κ金屬柵D.環(huán)柵(GAA)結(jié)構(gòu)答案：B、D解析：STI倒角降低機(jī)械應(yīng)力；GAA消除寬度方向勢(shì)壘差異。12.關(guān)于DDR5接口，下列敘述正確的是A.數(shù)據(jù)速率最高8400MT/sB.采用決策反饋均衡(DFE)C.工作電壓1.1VD.引入片上ECC答案：A、B、C、D解析：DDR5JEDEC規(guī)范全部支持。13.在數(shù)字綜合時(shí)，下列哪些命令可直接影響時(shí)鐘樹綜合(CTS)A.set_clock_latencyB.set_clock_uncertaintyC.set_ideal_networkD.set_dont_touch_network答案：B、C、D解析：set_clock_latency僅用于約束，不驅(qū)動(dòng)CTS引擎。14.下列哪些失效模式屬于EM可靠性范疇A.電遷移空洞B.應(yīng)力遷移(SM)C.時(shí)間依賴介電擊穿(TDDB)D.熱載流子注入(HCI)答案：A、B解析：TDDB與HCI為介質(zhì)/界面失效，非金屬遷移。15.在射頻功率放大器設(shè)計(jì)中，提高PAE的措施包括A.諧波短路B.動(dòng)態(tài)偏置C.變壓器功率合成D.降低擊穿電壓答案：A、B、C解析：降低擊穿電壓會(huì)限制輸出擺幅，反而降低PAE。三、填空題（每空2分，共20分）16.某65nm反相器輸入斜率20ps，負(fù)載4fF，仿真得tpHL=18ps，則近似估算本征延遲τ≈______ps。答案：9解析：tpHL≈τ(1+CL/Cself)，設(shè)Cself≈1fF→τ≈tpHL/2=9ps。17.若某MOS管閾值電壓VT=0.35V，體效應(yīng)系數(shù)γ=0.18V^0.5，2φF=0.88V，則VSB=0.8V時(shí)VT升高_(dá)_____mV。答案：≈120解析：ΔVT=γ(√(2φF+VSB)–√2φF)=0.18(√1.68–√0.88)=0.12V。18.某8TSRAM單元在0.7V、–40°C下讀靜態(tài)噪聲容限(RSNM)為185mV，若電壓降至0.5V，則RSNM約______mV。答案：≈132解析：RSNM∝VDD，線性估算185×0.5/0.7≈132mV。19.某PLL分頻比N=128，參考雜散–65dBc，若采用三角波ΔΣ調(diào)制使分頻比波動(dòng)±1，則帶內(nèi)雜散可降至______dBc。答案：≈–87解析：雜散功率降低20log(128)≈42dB，–65–42≈–87dBc。20.在2.5Dinterposer上，微帶線寬4μm，厚1.2μm，距地平面2μm，介電常數(shù)εr=4，則特性阻抗Z0≈______Ω。答案：≈50解析：使用公式Z0≈87/(√εr+1.41)·ln(5.98h/(0.8w+t))=50Ω。四、判斷改錯(cuò)題（每題2分，共10分，先判斷對(duì)錯(cuò)，若錯(cuò)則給出正確表述）21.在FinFET中，短溝道效應(yīng)(SCE)隨Fin寬度減小而加劇。答案：錯(cuò)。正確：隨Fin寬度減小柵控增強(qiáng)，SCE被抑制。22.數(shù)字APR中，時(shí)鐘樹綜合(CTS)之后必須立即執(zhí)行holdfixing，否則功能必定出錯(cuò)。答案：錯(cuò)。正確：holdviolation需修復(fù)，但“必定出錯(cuò)”過于絕對(duì)，低速下可能無故障。23.對(duì)于相同面積，圓形MOS版圖比條形版圖具有更小的漏極結(jié)電容。答案：對(duì)。圓形結(jié)構(gòu)周長(zhǎng)面積比最小，結(jié)電容減小。24.在LDO中，輸出極點(diǎn)始終為主極點(diǎn)。答案：錯(cuò)。正確：輕載時(shí)輸出極點(diǎn)頻率降低，可能退化為次極點(diǎn)。25.3DNAND中，存儲(chǔ)單元采用浮柵晶體管結(jié)構(gòu)。答案：錯(cuò)。正確：3DNAND普遍采用電荷陷阱型(CT)結(jié)構(gòu)，非浮柵。五、簡(jiǎn)答題（每題8分，共24分）26.簡(jiǎn)述在先進(jìn)節(jié)點(diǎn)下，為何需要引入“自對(duì)準(zhǔn)通孔”(SelfAlignedVia)技術(shù)，并說明其關(guān)鍵工藝步驟。答案：在7nm及以下，金屬節(jié)距<40nm，傳統(tǒng)通孔光刻套刻誤差占比>30%，導(dǎo)致橋接或開路。自對(duì)準(zhǔn)通孔利用選擇性金屬沉積與介電質(zhì)回刻，實(shí)現(xiàn)通孔與下層金屬自對(duì)準(zhǔn)。關(guān)鍵步驟：①刻蝕低κ介電形成溝槽；②沉積TaN阻擋層；③Cu電鍍填充；④CMP平坦化；⑤沉積可圖形化介電帽；⑥選擇性刻蝕露出Cu；⑦沉積Co通孔金屬；⑧回刻形成自對(duì)準(zhǔn)通孔。套刻誤差降至<2nm，良率提升15%。27.某高速SerDes采用PAM4調(diào)制，信道插入損耗14dB@14GHz，說明接收機(jī)前端連續(xù)時(shí)間線性均衡(CTLE)的設(shè)計(jì)指標(biāo)與電路實(shí)現(xiàn)。答案：指標(biāo)：直流增益–1dB，峰值增益+8dB@7GHz，帶寬>14GHz，噪聲<3mVrms，線性度>0.8Vppd。電路：采用電阻負(fù)載共源放大器，源極退化電感峰化，負(fù)載并聯(lián)峰化電感，零極點(diǎn)對(duì)抵消信道損耗。gm=25mS，負(fù)載R=400Ω，峰化電感L=0.9nH，3dB帶寬16GHz，功耗4mW。AC耦合電容200fF，直流工作點(diǎn)0.55V。仿真眼高>120mV，眼寬>0.6UI，滿足BER<1e12。28.解釋“動(dòng)態(tài)電壓頻率調(diào)整”(DVFS)在SoC中的實(shí)現(xiàn)難點(diǎn)，并給出硬件級(jí)解決方案。答案：難點(diǎn)：①電壓降/過沖導(dǎo)致SRAM失效；②時(shí)鐘域交叉異步風(fēng)險(xiǎn)；③溫度梯度引起泄漏非線性；④電源網(wǎng)格IRDrop惡化。硬件方案：采用分布式LDO集群，每核獨(dú)立供電，數(shù)字LDO50mV步進(jìn)，響應(yīng)時(shí)間<50ns；集成全數(shù)字PLL，頻率切換<2μs；SRAM采用可編程裕度讀輔助，電壓降至0.45V仍保持200MHz；電源網(wǎng)格采用四層銅+TSV去耦，總?cè)ヱ铍娙?gt;400nF，IRDrop<25mV。硬件狀態(tài)機(jī)與固件協(xié)同，實(shí)現(xiàn)<1%性能損失，節(jié)能35%。六、計(jì)算與分析題（共31分）29.（10分）某65nm工藝反相器鏈驅(qū)動(dòng)64bit總線，總線長(zhǎng)2mm，寬0.5μm，間距0.5μm，介電常數(shù)εr=3.2，厚度0.7μm，驅(qū)動(dòng)端需滿足tr=tf<80ps。(1)估算總線電容Cbus；(2)若反相器本征延遲τ=9ps，求最優(yōu)級(jí)數(shù)N與每級(jí)尺寸放大系數(shù)f；(3)計(jì)算總延遲。答案：(1)平行板+邊緣電容：Carea=ε0εr·L·w/h=8.854e12×3.2×2e3×0.5e6/0.7e6=40.5fF；Cfringe≈0.1fF/μm×2000μm=200fF；Cbus=40.5+200≈240fF。(2)總延遲最小：NlnN=ln(Cbus/Cin)，設(shè)最小反相器Cin=0.4fF，則NlnN=ln(240/0.4)=6.4，解得N≈5；f=(Cbus/Cin)^(1/N)=3.1。(3)總延遲t=Nt(1+f/γ)=5×9ps×(1+3.1/1.5)≈5×9×3.07≈138ps<80ps×2，滿足。30.（10分）某差分LCVCO，電感L=0.8nH，Q=12，變?nèi)莨蹸max/Cmin=2.4，寄生電容Cp=120fF，目標(biāo)調(diào)諧范圍3.2–4.2GHz。(1)計(jì)算所需最小總電容Ctot；(2)若采用AMOS變?nèi)荩笞钚∨c最大電容值；(3)估算相位噪聲@1MHz，假設(shè)尾電流Itail=6mA，品質(zhì)因數(shù)QL=6。答案：(1)fmin=1/(2π√LCmax)→Cmax=1/(4π2Lfmin2)=3.1pF；fmax→Cmin=1.8pF。(2)設(shè)Cvar_max/Cvar_min=2.4，則Cvar_min+Cp=1.8pF→Cvar_min=1.68pF；Cvar_max=2.4×1.68=4.03pF。(3)使用Lesson公式：PN(Δf)=10log[(2kT/Itail)(1/(8QL2))(f0/Δf)2]=–118dBc/Hz@1MHz。31.（11分）某28nm芯片集成降壓DCDC，輸入1.8V→輸出0.9V，負(fù)載電流IL=300mA，開關(guān)頻率fsw=100MHz，電感L=2.2nH，輸出紋波要求<15mV。(1)計(jì)算所需最小輸出電容Cout；(2)若采用3MHz輕載脈沖跳躍，估算輕載效率峰值；(3)分析高頻下電感鐵損機(jī)制，并提出降低方案。答案：(1)ΔI=(VIN–VOUT)VOUT/(LfswVIN)=0.9×0.9/(2.2e9×100e