1、基于FPGA的DDS波形發(fā)生器名字：翟俊男等級： 11級電子等級專業(yè)：電子信息科學(xué)和技術(shù)學(xué)號：基于FPGA的DDS波形發(fā)生器設(shè)計【摘要】詳細敘述了直接數(shù)字頻率合成器的原理和設(shè)計，用Verilog HDL語言實現(xiàn)了DDS功能。摘要結(jié)合現(xiàn)場可編程邏輯器件FPGA和DDS技術(shù)，具體基于VHDL語言的靈活設(shè)計和修改方式是傳統(tǒng)頻率合成實現(xiàn)方法的重要改進。 FPGA設(shè)備作為系統(tǒng)控制的核心，靈活的現(xiàn)場可變更性、可重構(gòu)性、系統(tǒng)的各種改進非常方便，在不改變硬件設(shè)計部分的電路的基礎(chǔ)上可以進一步提高系統(tǒng)的性能。 本文給出了仿真結(jié)果，驗證了本設(shè)計能達到預(yù)期性能指標。【系統(tǒng)設(shè)計部】1整個設(shè)計組織結(jié)構(gòu)DDS的基本原理DD

2、S基于采樣定理，首先對應(yīng)該生成的波形進行采樣，將采樣值數(shù)字化后存儲在存儲器中作為查找表讀取數(shù)據(jù)，用D/A轉(zhuǎn)換器轉(zhuǎn)換為模擬，再合成保存的波形。 DDS的基本原理框圖如圖1所示。DDS系統(tǒng)由除濾波器(LPF )外的數(shù)字集成電路實現(xiàn)，容易集成和小型化。 系統(tǒng)的基準時鐘源通常為高穩(wěn)定性的晶體振蕩器，并為每個組件提供同步時鐘。 頻率控制字(FSW )實際上是作為相位累加器的累計值的相位增量值(二進制碼)。 每次輸入基準時鐘脈沖時，相位累加器累加一個頻率字，且其輸出相應(yīng)地增加一步的相位。 因為相位累加器的輸出連接到波形存儲器(ROM )的地址線，所以其輸出的變化相當于查找表。 由此，可以在查找表中找到存儲

3、在波形存儲器中的波形采樣值(二進制代碼)。 ROM的輸出被發(fā)送到D/A轉(zhuǎn)換器，通過D/A轉(zhuǎn)換器轉(zhuǎn)換為模擬輸出。整個系統(tǒng)的方案設(shè)計該設(shè)計以FPGA開發(fā)平臺為核心，將各波形的振幅/相位量化數(shù)據(jù)存儲在ROM中，根據(jù)設(shè)定的頻率，以相應(yīng)的頻率控制字k為步相加相位，將相加后的相位值作為地址代碼讀出存儲在存儲器中的波形數(shù)據(jù)，進行D/A轉(zhuǎn)換和振幅控制波形發(fā)生器采用全數(shù)字結(jié)構(gòu)，通過硬件描述語言Verilog設(shè)計實現(xiàn)了頻率可調(diào)整的顯示。 所開發(fā)的平臺的D/A轉(zhuǎn)換和濾波整形處理的波形數(shù)據(jù)在理論上能夠?qū)崿F(xiàn)任意頻率的各種波形。 系統(tǒng)整體的設(shè)計框圖如圖2所示。2系統(tǒng)功能各亞單元設(shè)計實現(xiàn)(1)波形數(shù)據(jù)生成部波形數(shù)據(jù)生成部是

4、信號生成器的設(shè)計主體。 其中，根據(jù)DDS原理設(shè)計的信號發(fā)生器可以生成3種波形(正弦、三角、方波)數(shù)據(jù)，還可以輸出基于控制信號選擇的波形的指定頻率。 如圖3所示，根據(jù)功能性實現(xiàn)的相互關(guān)系，波形數(shù)據(jù)生成單元分為頻率控制字生成模塊、相位累加器模塊、波形數(shù)據(jù)ROM表模塊。 這里，頻率控制字生成模塊可以根據(jù)輸入而生成指定頻率字，并且還可以顯示輸入頻率的數(shù)字。 相位累加器模塊以頻率控制字為一個步驟，對所選擇的波形的相位地址重復(fù)累積運算。 波形數(shù)據(jù)ROM表模塊存儲三種波形的振幅/相位量化值，并通過地址選擇相應(yīng)波形的數(shù)據(jù)。系統(tǒng)輸入控制使用了44鍵盤。 鍵盤的主要鍵功能如下所示“09”:數(shù)字鍵、信號頻率的設(shè)定“

5、確定”:為了確認波形信號的設(shè)定，波形信號的設(shè)定只有“確定”才能有效刪除“”輸入信號頻率的數(shù)字的最后一位，用于變更設(shè)定頻率“清零”:快速將頻率的數(shù)字全部清零“:步進控制“:降級控制。將頻率輸出范圍設(shè)定為1 kHz10 MHz，頻率步長設(shè)定為50 Hz。 系統(tǒng)輸出采用8個LED數(shù)字管，通過掃描顯示頻率數(shù)字(單位為Hz )。 根據(jù)DDS的原理，如果將步長值50Hz設(shè)為頻率控制字1，則與最大值10 MHz對應(yīng)的頻率控制字能夠以200 000表示為18位的二進制值(218200 000 )。 從采樣值中恢復(fù)原始波形數(shù)據(jù)，并且理論上為每個周期波形數(shù)據(jù)提取至少兩點，并且考慮到在實際應(yīng)用中受到諸如頻率損耗、線

6、路間串擾等因素的限制，該設(shè)計是22 b個頻率控制字和相位累加器、4 Kb的8位波形ROM帶取相位累加器輸出的高度12 b地址波形數(shù)據(jù)，三種波形以振幅/相位對應(yīng)關(guān)系分別存儲782個數(shù)據(jù)。 因此，每個波形數(shù)據(jù)的單位周期具有800-768個相位狀態(tài)(782-210 )，并且完全滿足任何波形在單位周期中取四個幅度點的要求，可以獲得輸出最大頻率的波形的效果。 已經(jīng)通過兩個開關(guān)的組合來實現(xiàn)波形選擇功能，具有四種狀態(tài)，其中三個組表示不同的波形，另一組保留用于擴展波形。(2) D/A轉(zhuǎn)換單元數(shù)字/模擬轉(zhuǎn)換器按照波形數(shù)據(jù)產(chǎn)生單元，把數(shù)字電容形式的波形幅度值轉(zhuǎn)換為所希望的合成頻率的模擬形式信號。 DAC輸出信號實

7、際上是階躍模擬信號，并且在數(shù)模轉(zhuǎn)換之后需要用低通濾波器對波形進行平滑。 此處，采用ADI公司制造的單片機雙8比特CMOS乘法數(shù)字/模擬轉(zhuǎn)換器AD7528，線性度達到1/2，變換時間達到納秒電平，可以正確地進行10 MHz信號的量化運算。(3)濾波處理部濾波器是能夠通過有用頻率信號來同時抑制(或衰減)不需要的頻率信號的電子裝置。 由于運算放大器具有接近理想的特性，所以可以省略電感，可以獲得接近理論預(yù)測的頻率響應(yīng)特性。 構(gòu)成有源濾波電路，具有一定的電壓放大和緩沖作用，可以減小體積。 總而言之，系統(tǒng)使用運算放大器SL560來配置二級低通濾波器。3各子單元間的接口關(guān)系硬件系統(tǒng)設(shè)計硬件系統(tǒng)由四部分組成：

8、必要的外圍電路用于頻率控制，以FPGA為控制核心的處理系統(tǒng)用于產(chǎn)生DDS信號，DAC模塊用于數(shù)模轉(zhuǎn)換，濾波器用于模擬輸出的平滑和噪聲圖4是硬件系統(tǒng)的實現(xiàn)框圖。 DAC模塊和濾波器模塊的電路簡單，容易實現(xiàn)，因此本文沒有詳細論述，僅示出了FPGA核心電路設(shè)計。(1) DDS模塊設(shè)計的DDS模塊由三個基本模塊構(gòu)成，即，相位累加器(ADDER26B )、寄存器(REG26B )、波形數(shù)據(jù)存儲器(sin_rom )。 各模塊間的連接從DDS模塊的頂層實體圖(圖5 )中可以看出。 ADDER26B是波形發(fā)生器的相位控制器，REG26B是相位寄存器。用作數(shù)據(jù)緩沖器的sin_rom是用于存儲串行接收的波形數(shù)據(jù)

9、的波形數(shù)據(jù)存儲器。(2)波形存儲模塊該模塊是使用mega wizard插件管理器定制的宏功能模塊，存儲一個周期的波形數(shù)據(jù)。 本設(shè)計定制的雙端口RAM控制模塊具有兩個端口，通過雙向時鐘和兩個地址系統(tǒng)操作RAM :串行模塊寫入RAM，更新波形數(shù)據(jù)的DDS模塊讀取和隱藏RAM(3)串行模塊串行模塊以Verilog語言寫成，在接收從上位機發(fā)送來的波形數(shù)據(jù)的同時，還與雙端口RAM控制器協(xié)作，將數(shù)據(jù)存儲在嵌入FPGA內(nèi)部的雙端口RAM中。 數(shù)據(jù)幀格式是1比特的開頭比特、8比特的數(shù)據(jù)比特、1比特的停止比特。 串行模塊的頂層符號圖。4這個設(shè)計和其他設(shè)計的關(guān)系DDS系統(tǒng)的基準時鐘通常是高穩(wěn)定性的晶體振蕩器，并且

10、作為系統(tǒng)時鐘來同步整個系統(tǒng)的組件。 “頻率控制字”(FSW - Frequeency Setting Word )實際上是相位的增量，并用作相位累加器的累積值。 相位累加器每次輸入基準時鐘脈沖時將頻率字加一，其輸出相應(yīng)地增加一步的相位增量，且由于相位累加器的輸出連接到波形存儲器地址線，因此其輸出的變化可為查找表由此，可以在查找表中檢測存儲在波形存儲器中的波形采樣值，并輸出至D/A轉(zhuǎn)換器。 在系統(tǒng)時鐘的作用下，相位累加器不斷累積，即檢查表，將波形數(shù)據(jù)發(fā)送到D/A轉(zhuǎn)換器，轉(zhuǎn)換為模擬輸出，以組合波形輸出。 濾波器進一步平滑D/A轉(zhuǎn)換器輸出的幾乎所需波形的鋸齒波階梯波，同時去除不必要的噪聲。 另外，由

11、于相位累加器的字長的限制，當相位累加器被加到一定的值上時，其輸出就會溢出，生成的波形存儲器的地址值循環(huán)一次，就意味著輸出的波形完成了一個周期。 因此，通過改變頻率控制字，可改變累加器的循環(huán)頻率，且可在不改變時鐘頻率的情況下改變輸出效率3?！灸M綜合部】1關(guān)鍵節(jié)點部分的位置、作用及其測試波形的說明頻率控制字的產(chǎn)生直接影響波形數(shù)據(jù)的地址，該模塊能迅速地記錄輸入的頻率的數(shù)字并實時地顯示，通過正確地計算獲得對應(yīng)的頻率控制字。 系統(tǒng)鍵盤為高速動態(tài)掃描(頻率200Hz )，采用狀態(tài)機設(shè)計，設(shè)置了按鈕的脫振功能。 在FPGA開發(fā)平臺上對該模塊進行了功能驗證，整體操作準確，幾乎沒有時滯效果，按鈕抖動校正效果也

12、很好，達到了預(yù)期的目的。本設(shè)計多次使用寄存器，D32、D32CO雖然原理大致相同，但稍有不同。 本質(zhì)上是32位d觸發(fā)器，當上升沿到來時就開始記憶。在VHDL中設(shè)計32位觸發(fā)器，其模塊如圖3.4所示模擬和分析：D32系列觸發(fā)的模擬波形如圖5、6所示圖5 D32模擬波形圖6 D322CO的模擬波形在本設(shè)計中，設(shè)L=32，N=8。 正弦ROM查找表完成的查找表轉(zhuǎn)換也可以理解為從相位到振幅的轉(zhuǎn)換，其輸入是相位累加器的輸出，實際上作為ROM地址值的輸出被發(fā)送到D/A，轉(zhuǎn)換為模擬信號。用VHDL設(shè)計8位ROM，其模塊如圖7所示正弦波ROM模擬如圖8所示圖8正弦波模擬波形2 I/O端子名、作用及其測試波形描

13、述DAC0832端子及其功能參考圖9，如果ILE是高電平，并且芯片選擇信號/CS和寫入信號/WR1是低電平，則輸入寄存器控制信號變?yōu)?，并且在該情況下，輸入寄存器的輸出根據(jù)輸入而變化。 然后，當/WR1從低電平上升到高電平時，控制信號上升到低電平，此時，數(shù)據(jù)被鎖存在輸入寄存器中，輸入寄存器的輸出端不會根據(jù)外部數(shù)據(jù)DB的變化而變化。在第二級鎖存器中，傳輸控制信號/XFER和寫入信號/WR2同時為低電平時，第二級鎖存控制信號為高電平，8位的DAC寄存器的輸出根據(jù)輸入而變化，然后，當/WR2從低電平變?yōu)楦唠娖綍r，控制信號為低電平在圖9中，剩下的各管腳的功能定義如下(1)、DI7DI0 :8位數(shù)據(jù)輸入

14、端，DI7為最高位。(2)、IOUT1 :模擬電流輸出端子1在DAC寄存器的數(shù)據(jù)全部為1時輸出電流為最大，在DAC寄存器的數(shù)據(jù)全部為0時輸出電流為0。(3)、ioutt2 :模擬電流輸出端子2、ioutt2和IOUT1之和為一個常數(shù)，即IOUT1 IOUT2=常數(shù)。(4)，RFB :反饋電阻端子，DAC0832內(nèi)部已經(jīng)有反饋電阻，所以RFB端子可以直接連接外部的運算放大器的輸出端子，相當于將一個反饋電阻連接在運算放大器的輸出端子和輸入端子之間。(5)、VREF :參照電壓輸入端子，該端子可連接正電壓、負電壓，決定轉(zhuǎn)換了從0到255的數(shù)字量后的模擬電壓值的寬度，VREF的范圍是(10-10)V。

15、 VREF側(cè)與D/A內(nèi)部的t形電阻網(wǎng)絡(luò)連接。(6)、Vcc :芯片供電電壓，范圍為(5 15)V。(7)、AGND :模擬的、即模擬電路的接地端。(8)，DGND :數(shù)字量地。圖10 DAC0832內(nèi)部結(jié)構(gòu)圖3采用的pld設(shè)備形式4張篇內(nèi)的各種資源的使用情況與下位機的通信基本設(shè)計，通過串行通信實現(xiàn)PC機和硬件系統(tǒng)之間的數(shù)據(jù)傳輸。 串行通信根據(jù)固定協(xié)議，PC端軟件和硬件系統(tǒng)需要設(shè)置串行通信模塊，以保證通信雙方使用相同的波特率。如果串行對象與硬件設(shè)備的連接成功，就可以發(fā)送和接收數(shù)據(jù)。 硬件系統(tǒng)設(shè)計硬件系統(tǒng)由四部分組成：必要的外圍電路用于頻率控制，以FPGA為控制核心的處理系統(tǒng)用于產(chǎn)生DDS信號，D

16、AC模塊用于數(shù)模轉(zhuǎn)換，濾波器用于模擬輸出的平滑和噪聲FPGA模塊由串行接收模塊、雙端口RAM模塊、DDDS模塊構(gòu)成。 DAC模塊和濾波器模塊的電路簡單，容易實現(xiàn)，因此本文沒有詳細論述，僅示出了FPGA核心電路設(shè)計。【結(jié)論】DDS的整體其低層電路圖參照附錄，將DDS整體介紹如下。(1)框圖圖11 DDS模塊圖模擬和分析：1200KHZ正弦波的模擬波形如圖12所示10KHZ正弦波的模擬波形如圖13所示圖12的12 1200KHZ正弦波模擬波形圖13 10KHZ正弦波模擬波形完成設(shè)計并編譯項目后，創(chuàng)建SignalTap II (.stp )文件加入項目，設(shè)置STP文件，將設(shè)計編譯并下載到FPGA，通

17、過Quartus II軟件測量的信號波形如下圖所示。正弦波方波三角波鋸齒波圖12、圖13是兩組正弦波的輸出信號。 那個輸出頻率與從頻率控制字發(fā)送來的數(shù)據(jù)相對應(yīng)，模擬波形為正常。 從上述兩組波形可以看出，對應(yīng)的頻率控制字輸出對應(yīng)的頻率，其振幅對應(yīng)于來自頻率控制的相位。 輸出的振幅與ROM的數(shù)字相對應(yīng)，DDS的主體基本滿足設(shè)計要求。介紹了基于直接數(shù)字頻率合成技術(shù)(DDS )的波形信號發(fā)生器的工作原理和設(shè)計過程，設(shè)計了在FPGA實驗平臺上滿足各功能指標的信號發(fā)生器。 系統(tǒng)硬件除了需要添加濾波整形電路外，其馀部分還可以集成開發(fā)FPGA開發(fā)實驗系統(tǒng)KH-310，系統(tǒng)軟件可以用Quartus編寫代碼，實現(xiàn)數(shù)據(jù)信息處理和控制操作等功能。 隨著整體開發(fā)環(huán)境的成熟、應(yīng)用工具的完善和FPGA的性價比的提高，基于FPGA平臺的信號發(fā)生器的開發(fā)逐漸走向標準化、規(guī)?；?、產(chǎn)品化?，F(xiàn)代電子和通信技術(shù)