1、A,1,qja 結(jié)-空氣熱阻,qja 最早也是最常用的標準之一 定義標準由文件 JESD51-2給出 Ta = 環(huán)境空氣溫度, 取點為 JEDEC組織定義的特定空箱中特定點 (Still-Air Test) 芯片下印制板可為高傳導(dǎo)能力的四層板(2S2P)或低傳導(dǎo)能力的一層板之任一種 (1S0P),A,2,qjma 結(jié)-移動空氣熱阻,qjma 空氣流速范圍為 0-1000 LFM 定義標準由文件 JESD51-6給出 Ta = 空氣溫度，取點為風(fēng)洞上流溫度 印制板朝向為重大影響因素,N,A,3,qjc 從結(jié)點到封裝外表面(殼)的熱阻，外表面殼取點盡量靠近Die安裝區(qū)域,qjc 結(jié)殼熱阻,A,4,

2、qjb 從結(jié)點至印制板的熱阻 定義標準由文件 JESD51-8給出,qjb 結(jié)板熱阻,嚴格地講，Theta-JB不僅僅反映了芯片的內(nèi)熱阻，同時也反映了部份環(huán)境熱阻，如印制板。正因如些， Theta-JB相對于其它熱阻而言，雖然JEDEC組織在99年就發(fā)布了它的熱阻定義方式，但是芯片供應(yīng)商采用較慢。 部份傳熱路徑嚴重不對稱芯片，如TO-263目前尚無該熱阻的定義標準,A,5,qjx 試圖采用簡單的熱阻表示復(fù)雜的芯片傳熱現(xiàn)象 芯片內(nèi)部的熱傳現(xiàn)象非常復(fù)雜，無法使用熱阻來完美表示； 熱阻qjx 無法用于準確預(yù)測芯片的溫度，只能提供定性的熱性能對比； 如需準確預(yù)測特定工況下芯片的溫度，我們需要其它的方法

3、,qjx 使用的局限性,A,6,芯片的詳細模型,建立所有芯片內(nèi)部所有影響傳熱的結(jié)構(gòu),A,7,熱阻網(wǎng)絡(luò)模型-DELPHI模型,DEvelopment of Libraries of PHysical models for an Integrated design environment,DELPHI 項目：從1993年到1996年，由歐盟資助，F(xiàn)lomerics公司負責(zé)協(xié)調(diào)，Alcatel Bell 、Alcatel Espace 、Philips CFT 、Thomson CSF 、Flomerics 、NMRC 等公司合作，旨在開發(fā)芯片的簡化熱模型的精確表示方法。 PROFIT項目：同樣由歐

4、盟資助，由Philips公司負責(zé)協(xié)調(diào)，F(xiàn)lomerics、Nokia、Infineon、Philips、ST、Micred、TIMA、等公司合作，旨在開發(fā)芯片熱模型的快速建立方法。 項目產(chǎn)生了一系列成果，如芯片的熱阻網(wǎng)絡(luò)模型DELPHI標準、JEDEC組織認證的唯一熱模型庫FLOPACK、芯片熱應(yīng)力分析工具Flo/stress等。,PRediction OF temperature gradients Influencing The quality of electronic products,PROFIT 項目,DELPHI項目,A,8,DELPHI模型生成原理,建立詳細模型,標準實驗驗證,

5、誤差估計,在規(guī)定的種邊界條件下 批處理進行詳細模型計算,封裝參數(shù) (結(jié)構(gòu)、材料參數(shù)),根據(jù)各種封裝特點離散出 各種熱阻網(wǎng)絡(luò)拓樸結(jié)構(gòu),詳細 模型,發(fā)布,簡化 模型,多種邊界條件可以表 示自然對流、強迫對流、 散熱器等多種環(huán)境,根據(jù)各熱阻節(jié)點的溫度值優(yōu) 化得出具有最小誤差的熱阻值,DELPHI項目組定義了99種 邊界條件；,Flopack應(yīng)用了44種或88種,A,9,PBGA封裝模型的建立,PBGA封裝特點? 有機基片Organic substrate 使用焊球(Solder balls)作為二級互聯(lián) 主要應(yīng)用: ASICs, 內(nèi)存, 圖形顯示,芯片組,通訊等.,PBGA封裝優(yōu)缺點? I/O密度高

6、； 基片材BT具有較好的電性能； 加工工藝類似PCB板，成本低廉 非氣密封裝,不適合于長時工作的芯片或軍用芯片 Die與基片(Substrate)間的CTE不匹配 如功耗大于2W，則可能需要加強散熱手段,A,10,主要類型的PBGA封裝,Wire-Bonded PBGA (Die-up),最主流的PBGA封裝，相對成熟的加工技術(shù)，可處理5W以上熱耗。,A,11,主要類型的PBGA封裝,Fine-Pitch BGA,由die-up PBGA變化而來 別名: FSBGA, ChipArrayTM 焊球間隙較小 可歸類為 Near-CSP 建模也較困難 焊球間隙典型值為1mm，0.8mm，0.65m

7、m，0.5mm，0.4mm 經(jīng)常缺少明顯可見，比Die尺寸大的Die Pad，因為Die大小與封裝大小相近 基片(substrate)中每個信號過孔都必須單獨建出； 在FLOPACK中，別名ChipArrayTM,A,12,主要類型的PBGA封裝,Die-down PBGA,1) 最常見的Die-down PBGA芯片為Amkor 公司的SuperBGATM ,但是 SuperBGA中無上圖結(jié)構(gòu)中的加強環(huán)(Stiffener Ring)， 2) Spreader(銅合金)可直接與散熱器相連，良好的散熱性能，可處理功耗8-10W 3) 如無加強環(huán)(Stiffener Ring)，則塑料基片與Sp

8、reader直接相連。,A,13,主要類型的PBGA封裝,Flip-Chip PBGA,1) 因電氣性能良好，應(yīng)用越來越廣泛 2)因布線考慮，很難在Die下方布熱過孔，故信號過孔會對散熱有較大影響 3) 基片(substrate)復(fù)雜，一般中間層為BT層，兩邊另附有其它層。,A,14,主要類型的PBGA封裝,Flip-Chip PBGA的散熱加強手段,建模時需特別注意Cap/Lid Attach的 厚度與材質(zhì)，因為該類芯片功耗一般 較大，主要熱阻的組成部分之一 Attach即使有較小的誤差，也會引起 結(jié)溫和熱阻值Theta-JC估計較大的 誤差。,Metal Cap與Lid可能由鋁與銅制,A,

9、15,主要應(yīng)用：高功耗處理器，軍事用芯片 主要分為： 1)Flip-Chip 2)BondWire,CBGA封裝模型的建立,A,16,主要類型的CBGA封裝,Wire-Bonded CBGA,A,17,主要類型的CBGA封裝,Flip-Chip CBGA,Bare-Die,Caped,A,18,Plastic Quad Flat Pack (thin version called TQFP) 常用于邏輯芯片, ASIC芯片, 顯示芯片等 封裝外管腳(Lead), 表面貼裝,PQFP封裝模型的建立,A,19,PQFP封裝模型的建立,截面結(jié)構(gòu)圖,PQFP封裝優(yōu)缺點? 成熟的封裝類型，可采用傳統(tǒng)的加

10、工方法； 成本低廉； 適用于中低功耗且中等數(shù)目I/O(50-300)， 熱阻高，不采用Heatslug等附加散熱手段的條件下功耗很難突破2W 管腳間距難以做得過小(難于小于0.4mm)，相對于BGA封裝I/O 數(shù)目少,A,20,無散熱器時的主要散熱路徑 The die and the die flag The leadframe The board,N,PQFP封裝模型的建立,注意：在Lead數(shù)目較多的情況下， Bondwires的傳熱份額可能高達15%， 但是在熱測試芯片中，由于Bondwires 數(shù)目較少，忽略了這部分熱量,注意：一部分熱量由芯片傳至散熱器上，又有可能重新傳遞回芯片上,A,

11、21,Small Outline Package Low profile version known as Thin Small Outline Package (TSOP) 類似于 PQFP, 只是只有兩邊有管腳 廣泛應(yīng)用于內(nèi)存芯片 常見的類型 - 常規(guī) - Lead-on-Chip,SOP/TSOP封裝模型的建立,A,22,SOP/TSOP封裝模型的建立,部分芯片建模時可將各邊管腳統(tǒng)一建立； 管腳數(shù)較小應(yīng)將各管腳單獨建出. fused lead 一定要單獨建出 Tie bars 一般可以忽略.,A,23,QFN封裝模型的建立,主要用于替換引腳數(shù)小于80的引線裝芯片 (主要是 TSOP an

12、d TSSOP) 尺寸較小，同時相對于TSOP/TSSOP散熱性能好 Theta-JA 通常只有 TSSOP芯片的一半左右 主要傳熱路徑：Die Die Attach Pad Exposed Pad PCB 次要傳熱路徑：Lead(最好各個管腳單獨建出) PCB板下(Exposed Pad下方)通常添加熱過孔以加強散熱,A,24,CSP封裝模型的建立,封裝相對于Die尺寸不大于20% 主要應(yīng)用于內(nèi)存芯片，應(yīng)用越來越廣泛 尺寸小，同時由于信號傳輸距離短，電氣性能好 種類超過 40 種 如封裝尺寸相對于Die，大于20%但接近20%，則稱為 Near-CSP,A,25,Micro-BGATM封裝模

13、型的建立,為早期的一種 CSP 設(shè)計 常用于閃存芯片 Traces 排布于聚酰亞胺的tape 層 Die與Tape之間有專用的Elastomer 采用引腳Lead將電信號由die傳遞至 traces 焊球可較隨意排布 Die 可放在中心，也可以偏置 主要傳熱路徑： Die - elastomer - solder balls - board Lead傳導(dǎo)熱量較少,很多情況下可忽略 Elastomer導(dǎo)熱能力差，為主要的散熱瓶頸 焊球要求單獨建出 Tape中Trace的傳導(dǎo)較少,但是不能忽略 Solder Ball也夠成相對較小的熱阻(相對于Elastomer),A,26,其它的 CSP芯片,F

14、ine-Pitch BGA (ChipArrayTM, FSBGA) 類擬于PBGA, 更焊球間距更小 Fan-in traces 所有的過孔都必須單獨建出 MicroStarTM / FlexBGATM 類擬于 ChipArray, 但基片材料為tape 而非 BT,A,27,堆棧封裝(Stacked Packages)模型的建立,Stacked TSOP,mZ-Ball StackTM,開始應(yīng)用于內(nèi)存領(lǐng)域 (stacked TSOP) 近來應(yīng)用到了面陣列封裝領(lǐng)域,A,28,堆棧裸片封裝(Stacked-Die Packages)的建模,別名 SiP (System in Package) 通常堆棧2-4層裸片 目前也在研發(fā)6層或更多數(shù)目的堆棧裸片 當所有的功能難以集中在單片裸片中時應(yīng)用 常見的應(yīng)用: Flash/SRAM, ASIC/Memory, Memory/Logic, Analog/Logic In area array or leaded package outlines 加工困難,第層裸片都必須加工為特別薄 (50微米級) 需要精細的電路設(shè)計和散熱設(shè)計 尚無成熟的熱簡化