1、7/14/2020,1,概述,邏輯電路,組合 邏輯電路,時(shí)序 邏輯電路,功能：某時(shí)刻的輸出只取決于當(dāng)前的輸入。,組成：門電路，不存在記憶元件。,功能：某時(shí)刻的輸出取決于當(dāng)前的輸入和原來(lái)的狀態(tài)。,組成：組合電路、記憶元件。,4.1 組合邏輯電路的分析,7/14/2020,2,組合電路的研究?jī)?nèi)容：,分析：,設(shè)計(jì)：,給定 邏輯圖,得到 邏輯功能,分析,給定 邏輯功能,畫出 邏輯圖,設(shè)計(jì),4.1 組合邏輯電路的分析,根據(jù)邏輯圖，寫出邏輯函數(shù)的表達(dá)式，然后列出真值表，經(jīng)卡諾圖化簡(jiǎn)變換后，得知邏輯功能。,7/14/2020,3,(1) 由邏輯圖寫出各輸出端的邏輯表達(dá)式；,2. 組合邏輯電路的分析步驟：,化

2、簡(jiǎn)或變換,確定邏輯功能,邏輯電路圖,寫出邏輯函數(shù)表達(dá)式,分析方法：,4.1 組合邏輯電路的分析,(2) 化簡(jiǎn)和變換各邏輯表達(dá)式；,(3) 列出真值表；,(4) 根據(jù)真值表和邏輯表達(dá)式對(duì)邏輯電路進(jìn)行分析， 最后確定其功能。,7/14/2020,4,1,0,0,0,0,1,1,1,0,1,1,1,1,0,0,0,例1 已知邏輯電路如圖所示， 分析該電路的功能。,1.根據(jù)邏輯圖，寫出輸出邏輯表達(dá)式,2. 列寫真值表。,3. 確定邏輯功能：,解：,奇校驗(yàn)電路,4.1 組合邏輯電路的分析,如要實(shí)現(xiàn)偶校驗(yàn)，電路應(yīng)做何改變？,7/14/2020,5,一個(gè)雙輸入端、雙輸出端的組合邏輯電路如圖所示，分析該電路的

3、功能。,邏輯功能：,4.1 組合邏輯電路的分析,解：,例2,0 0,1 0,1 0,0 1,半加器,7/14/2020,6,例3：分析下圖的邏輯功能。,4.1 組合邏輯電路的分析,7/14/2020,7,真值表,特點(diǎn)：輸入相同為“1”； 輸入不同為“0”。,同或門,4.1 組合邏輯電路的分析,7/14/2020,8,1,例4：分析下圖的邏輯功能。,0,1,被封鎖,1,B,4.1 組合邏輯電路的分析,7/14/2020,9,1,0,被封鎖,1,特點(diǎn)： M=1時(shí)選通A路信號(hào)； M=0時(shí)選通B路信號(hào)。,選通電路,4.1 組合邏輯電路的分析,7/14/2020,10,4.2 組合邏輯電路的設(shè)計(jì),1.

4、組合邏輯電路的設(shè)計(jì)步驟,根據(jù)實(shí)際邏輯問(wèn)題確定輸入、輸出變量，并定 義邏輯狀態(tài)的含義；,2.根據(jù)輸入、輸出的因果關(guān)系，列出真值表；,3.由真值表寫出邏輯表達(dá)式，根據(jù)需要簡(jiǎn)化和變 換邏輯表達(dá)式；,4.畫出邏輯圖。,7/14/2020,11,4.2 組合邏輯電路的設(shè)計(jì),1. 組合邏輯電路的設(shè)計(jì)步驟,原則：最簡(jiǎn)（要求所用器件的種類和數(shù)量都盡可能 少，且器件之間的連線也最少)。,根據(jù)題意列真值表,邏輯式化簡(jiǎn),卡諾圖化簡(jiǎn),畫邏輯電路圖,寫最簡(jiǎn)邏輯式,7/14/2020,12,2. 設(shè)計(jì)舉例,試用與非門和反相器設(shè)計(jì)一個(gè)優(yōu)先排隊(duì)電路?；疖囉刑乜?、直快和慢車。它們進(jìn)出站的優(yōu)先次序是：特快、直快、慢車，同一時(shí)刻只

5、能有一列車進(jìn)出，設(shè)計(jì)一個(gè)指示列車等待進(jìn)站的邏輯電路,解：,例1,當(dāng)特快A=1時(shí)，無(wú)論直快B，慢車C 為何值，LA=1，LB= LC=0；,3）根據(jù)題意，變換成與非形式,經(jīng)過(guò)邏輯抽象，可列真值表：,2）寫出邏輯表達(dá)式。,1）由題意進(jìn)行邏輯抽象。,當(dāng)A= 0，且直快B=1時(shí)，無(wú)論C為何值，LB=1，LA =LC=0；,當(dāng)慢車C=1，且A=B=0 時(shí)，LC=1，LA= LB=0。,7/14/2020,13,2. 設(shè)計(jì)舉例,4）畫出邏輯電路圖。,7/14/2020,14,設(shè)計(jì)一個(gè)表決電路，該電路輸入為A、B、C，輸出是L。當(dāng)輸入有兩個(gè)或兩個(gè)以上為1時(shí)，輸出為1，其他情況輸出為0。用與非門設(shè)計(jì)該表決電路

6、。,解：,例2,2. 設(shè)計(jì)舉例,7/14/2020,15,設(shè)計(jì)一個(gè)表決電路，該電路輸入為A、B、C，輸出是L。當(dāng)輸入有兩個(gè)或兩個(gè)以上為1時(shí)，輸出為1，其他情況輸出為0。用與非門設(shè)計(jì)該表決電路。,解：,例2,1） 根據(jù)題意可列出真值表。,2） 畫出卡諾圖。,3）簡(jiǎn)化和變換邏輯表達(dá)式,L = AB+AC+BC,0,1,2. 設(shè)計(jì)舉例,7/14/2020,16,3）簡(jiǎn)化和變換邏輯表達(dá)式,L = AB+AC+BC,4）畫出邏輯電路圖。,2. 設(shè)計(jì)舉例,7/14/2020,17,若用與門和或門實(shí)現(xiàn)?,2. 設(shè)計(jì)舉例,7/14/2020,18,某董事會(huì)有一位董事長(zhǎng)和三位董事，就某項(xiàng)議題進(jìn)行表決，當(dāng)滿足以下

7、條件時(shí)決議通過(guò)：有三人或三人以上同意；或者有兩人同意，但其中一人必須是董事長(zhǎng)。試用兩輸入與非門設(shè)計(jì)滿足上述要求的表決電路。,例3,解 1) 邏輯抽象。,2) 列出真值表；,3) 畫出卡諾圖，求輸出L的表達(dá)式；,假設(shè)：用變量A、B、C、D表示輸入，A代表董事長(zhǎng)，B、C、D代表董事，1表示同意，0表示不同意； 用L表示輸出，L1，代表決議通過(guò)，L0，代表不通過(guò)。,4) 畫出由與非門組成的邏輯電路。,2. 設(shè)計(jì)舉例,7/14/2020,19,L = AB + AC + AD + BCD,0 1 1 1 1 1 1 1,2) 列出真值表,3) 畫出輸出L的卡諾圖并化簡(jiǎn)得,4) 畫出由與非門組成的邏輯電

8、路。,0 0 0 0 0 0 0 1,2. 設(shè)計(jì)舉例,7/14/2020,20,L = AB + AC + AD + BCD,4) 畫出由與非門組成的邏輯電路。,2. 設(shè)計(jì)舉例,7/14/2020,21,例4,解 1) 邏輯抽象。,2) 列出真值表;,3) 畫出卡諾圖,求輸出L；,4) 畫出邏輯電路。,某工廠有A、B、C三臺(tái)設(shè)備，其中A和B的功率相等，C的功率是A的兩倍。這些設(shè)備由X和Y兩臺(tái)發(fā)電機(jī)供電，發(fā)電機(jī)X的最大輸出功率等于A的功率，發(fā)電機(jī)Y的最大輸出功率是X的三倍。要求設(shè)計(jì)一個(gè)邏輯電路，能夠根據(jù)各臺(tái)設(shè)備的運(yùn)轉(zhuǎn)和停止?fàn)顟B(tài)，以最節(jié)約能源的方式啟、停發(fā)電機(jī)。,2. 設(shè)計(jì)舉例,7/14/2020

9、,22,2) 列出真值表,3) 畫出卡諾圖,求輸出L；,Y = AB + C,0 0 1 0 1 0 0 1,0 1 0 1 0 1 1 1,2. 設(shè)計(jì)舉例,7/14/2020,23,4) 畫出邏輯圖。,Y = AB + C,2. 設(shè)計(jì)舉例,7/14/2020,24,例5,解：設(shè)三車間為A、B、C， 工作為1，不工作為0； 發(fā)電機(jī)為X、Y，其中 X為1千瓦，Y為2千瓦,某廠有A、B、C三個(gè)車間，每個(gè)車間工作時(shí)需要1千瓦電力。發(fā)電站有兩臺(tái)發(fā)電機(jī)組供電，其中一臺(tái)為1千瓦，另一臺(tái)為2千瓦。三車間經(jīng)常不同時(shí)工作，要求設(shè)計(jì)一個(gè)邏輯電路自動(dòng)完成配電任務(wù)（根據(jù)車間工作情況以最節(jié)約能能的方式啟、停發(fā)電機(jī)）。,

10、2. 設(shè)計(jì)舉例,7/14/2020,25,7486,7400,7/14/2020,26,3.5 組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn),3.5.1 產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的原因,3.5.2 消去競(jìng)爭(zhēng)冒險(xiǎn)的方法,7/14/2020,27,4.3 產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的原因,競(jìng)爭(zhēng)：在組合電路中，信號(hào)經(jīng)由不同的路徑達(dá)到某一門電路 輸入端的時(shí)間有先有后的現(xiàn)象;,如不考慮門的延遲時(shí)間，L 0。,冒險(xiǎn)：由于競(jìng)爭(zhēng)而引起電路輸出發(fā)生瞬間錯(cuò)誤現(xiàn)象。表現(xiàn)為 輸出端出現(xiàn)了原設(shè)計(jì)中沒(méi)有的窄脈沖，常稱其為毛刺。,7/14/2020,28,競(jìng)爭(zhēng)冒險(xiǎn)就是因信號(hào)傳輸延遲時(shí)間不同，而引起輸出邏輯錯(cuò)誤的現(xiàn)象。,4.3 產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的原因,7/14/2020,2

11、9,若直接根據(jù)這個(gè)邏輯表達(dá)式組成邏輯電路，則可能出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)。,將 消掉。根據(jù)這個(gè)表達(dá)式組成邏輯電路就不會(huì)出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)。,因?yàn)锽 = C = 0時(shí)，或與式為,1. 發(fā)現(xiàn)并消掉互補(bǔ)變量,4.3 消去競(jìng)爭(zhēng)冒險(xiǎn)的方法,B = C = 1時(shí)，與或式為,以1冒險(xiǎn)為例,或與式展開變換為，,7/14/2020,30,2. 增加乘積項(xiàng),消除了C跳變時(shí)對(duì)輸出狀態(tài)的影響，從而消去了競(jìng)爭(zhēng)冒險(xiǎn)。,當(dāng)A= B = 1時(shí)，,G5輸出為1，,G4輸出亦為1 ；,4.3 消去競(jìng)爭(zhēng)冒險(xiǎn)的方法,7/14/2020,31,3. 輸出端并聯(lián)電容器,420pF,如果邏輯電路在較慢速度下工作，為了消去競(jìng)爭(zhēng)冒險(xiǎn)，可以在輸出端并聯(lián)一電容器，

12、其容量為420 pF之間。致使輸出波形上升沿和下降沿變化比較緩慢，可對(duì)于很窄的負(fù)跳變脈沖起到平波的作用。 在對(duì)波形要求較嚴(yán)格時(shí)，應(yīng)再加整形電路。,4.3 消去競(jìng)爭(zhēng)冒險(xiǎn)的方法,當(dāng)A= B = 1，且C從1跳變?yōu)?時(shí)，,7/14/2020,32,4、利用卡諾圖,0,0,0,1,7/14/2020,33,實(shí)驗(yàn)預(yù)備課(74HC00為例),74HC00芯片功能圖,元件封裝圖,7/14/2020,34,7/14/2020,35,74HC00四個(gè)雙輸入與非門簡(jiǎn)介,實(shí)驗(yàn)預(yù)備課(74HC00為例),此與非門是標(biāo)準(zhǔn)的CMOS集成電路，采用先進(jìn)的CMOS硅門技術(shù)，達(dá)到與LS-TTL門相當(dāng)?shù)墓ぷ魉俣龋瑫r(shí)有效的降低了功耗。所有門