1、目錄1 引言11.1 課題研究背景和意義11.2 國內(nèi)外研究現(xiàn)狀11.3 LVDS簡介31.4 FPGA簡介41.5 本課題研究內(nèi)容和安排42 理論基礎62.1 系統(tǒng)整體結構62.2 LVDS原理62.3 FPGA結構和特點102.3.1 FPGA的結構102.3.2 FPGA的基本特點142.4 并行接口和串行接口152.5 光耦合器163 整體硬件電路設計173.1整體電路結構173.2 FPGA內(nèi)部電路及配置電路183.2.1 控制模塊193.2.2 FIFO緩存設計193.2.3 時鐘管理模塊電路設計203.2.4 FPGA的配置電路213.3 DS92LV1023串化器配置電路和連接

2、電路233.4 驅(qū)動電路CLC001273.5 存儲器SDRAM 電路283.6 電源電路293.7 程序下載電路303.8 時鐘電路303.9 LED顯示電路313.10 開關控制電路323.11 帶光耦的并行數(shù)據(jù)輸入電路323.12 整體電路的性能分析334系統(tǒng)軟件設計344.1 系統(tǒng)程序設計344.1.1 系統(tǒng)程序框圖344.1.2 晶振倍頻功能設計344.1.3 并行轉(zhuǎn)串行程序設計354.1.4 分頻程序354.2 系統(tǒng)程序仿真354.2.1 系統(tǒng)程序框圖354.2.2 程序仿真圖364.3系統(tǒng)的調(diào)試385 總結與展望385.1 總結385.2 展望38附錄 1 系統(tǒng)程序39附錄 2硬

3、件電路圖43附錄 3 PCB板圖44參考文獻45致謝461 引言1.1 課題研究背景和意義隨著數(shù)字信號處理技術的發(fā)展, 高速數(shù)據(jù)的采集、傳輸與處理也成為不可避免的問題。普通并行I/O接口電路由于受到自身電路結構和傳輸線的限制，已經(jīng)不能滿足不斷發(fā)展的高速微處理器、多媒體、光傳輸連接、智能路由器以及網(wǎng)絡技術的數(shù)據(jù)帶寬要求。因此, 采用新的接口技術來解決高速數(shù)據(jù)傳輸瓶頸問題顯得日益突出。低壓差分信號(LVDS：Low Voltage Differential Signaling) 技術以其固有的低電壓、低功耗和有利于高速傳輸?shù)忍攸c, 正逐漸成為寬帶高速系統(tǒng)設計的首選接口標準。目前,LVDS 技術在通

4、信領域的應用更是日益普及, 尤其在基站、大型交換機以及其他高速數(shù)據(jù)傳輸系統(tǒng)中, LVDS 正在發(fā)揮著不可替代的作用 。隨著3G技術的迅猛發(fā)展，LVDS接口電路作為一種具有諸多優(yōu)勢的接口技術，逐漸成為人們的研究重點。由于能夠降低互連總線的條數(shù)、降低復雜度、減小功耗、降低成本，能使系統(tǒng)可靠性提高，被應用于總線互聯(lián)中。而作為3G技術融合的核心接口電路，其技術和產(chǎn)品基本上都被國外公司所壟斷，從而國家每年都要花費大量的經(jīng)費來購買，同時也不利于國家的信息安全。在測試測量領域，系統(tǒng)與系統(tǒng)之間，系統(tǒng)模塊間需要傳輸大量數(shù)據(jù)?？偩€是服務于系統(tǒng)的一個很重要的組成部分，它作為系統(tǒng)間通信的橋梁，對提高系統(tǒng)性能起著至關重

5、要的作用，為系統(tǒng)之間的數(shù)據(jù)傳輸提供了有效保證?，F(xiàn)在， 各種系列的傳輸設備或傳輸系統(tǒng)均使用價格便宜、取材方便的雙絞線, 來傳輸高質(zhì)量的視頻信號、音頻信號和控制數(shù)據(jù), 且其傳輸距離可選。雖然使用品牌系列雙絞線所組成的傳輸系統(tǒng)具有獨特亮度/色度處理、多級瞬態(tài)沖擊保護及超強的干擾抑制能力, 但在數(shù)據(jù)高速傳輸中, 其高可靠性技術指標卻并不能符合要求, 其所面臨的問題是如何應用先進的技術來保證數(shù)據(jù)在雙絞線纜中的高速傳輸。而將低電壓差分信號(LVDS) 串行器-解串器用于雙絞線電纜數(shù)據(jù)高速傳輸系統(tǒng)不失為一種新技術，很多公司的芯片正是利用這種技術完成了高頻信號的遠端傳輸。1.2 國內(nèi)外研究現(xiàn)狀 從上世紀九十年

6、代以來，國外的各大公司已開始關注著接口電路研究與發(fā)展，相繼推出了許多相關產(chǎn)品，主要體現(xiàn)在三個方面：1)壟斷性強、產(chǎn)品豐富。LVDS產(chǎn)品都被國外大公司，如MAXIM、Intersil、Micrel、Agilent、TI等占有，涵蓋整個接口電路，頻率從幾十兆到幾吉，能夠完全滿足用戶要求。2)性能高。如2.5Gbps的LVDS串化器和解串器，在018um的工藝下，面積為1230um248um，功耗為200mW。3)數(shù)據(jù)傳輸速度快?，F(xiàn)在LVDS接口電路數(shù)據(jù)轉(zhuǎn)換速度已經(jīng)達到了十幾吉，還在不斷的增長，針對通訊技術發(fā)展及3C融合的加快，國外公司加大了在該領域的投入，領先優(yōu)勢不斷擴大。 一些有名的大公司，國半

7、、TI、飛兆半導體己推出各種LVDS產(chǎn)品，其中性能比較高的例如FINl217串行器/FINl219解串器，數(shù)據(jù)傳輸率達到將近2Gbps由于種種原因，且前國內(nèi)使用的是國外廠商提供的產(chǎn)品，幾乎沒有自主設計的高性能LVDS核心電路和芯片，而且國外對LVDS高速IO接口的核心電路也是嚴格保密的為了不受制于人，我們必須自主研究設計LVDS高速接口電路，芯片及IP核接口電路是用來減小數(shù)據(jù)傳輸信道對傳輸信號的畸變的。它在模擬電話系統(tǒng)，以太網(wǎng)、無線通訊、磁盤讀出電路，PCB板到芯片，芯片與芯片間和光纖通信等數(shù)據(jù)系統(tǒng)中具有廣泛的應用。在接口電路中，線上數(shù)據(jù)率從最初3Mbps發(fā)展到了目前的IGbps以上制造工藝經(jīng)

8、歷了從雙極型工藝，BiCMOS工藝、GaAs工藝、CMOS模擬工藝到CMOS數(shù)字工藝的發(fā)展目前低成本的標準CMOS數(shù)字工藝是接口電路設計的主流工藝，設計方法也多種多樣接口電路以越來越高的速度，以越來越智能化的工作方式，以與主流工藝數(shù)字CMOS工藝兼容的制造工藝不斷地向前發(fā)展國外知名的設計公司都有自己的高速IO單元庫，雖然國外關于接口電路這方面的資料比較少，但從國外處理器的高速發(fā)展上可以推測出國外公司的接口電路性能是非常高的國內(nèi)接口電路的設計則起步較晚，目前的接口電路速度基本都在200MHz以下，這也是限制我國高速微處理器產(chǎn)業(yè)發(fā)展的一個因素因此，加大接口電路的研究力度，建立具有自主知識產(chǎn)權的IO

9、單元庫，對于集成電路的發(fā)展具有重要而深遠的意義目前，中國電路設計工程師也開始重視LVDS技術的發(fā)展，其需求也在飛速發(fā)展。例如銀河巨型機的高速互連傳輸中就采用了LVDS技術。國內(nèi)幾乎沒有自主設計的LVDS核心電路和芯片，使用的基本上都是國外廠商提供的成品，目前只有幾家公司在進行LVDS核心電路和芯片的研發(fā)工作，因此，推進LVDS接口電路自主研發(fā)和應用具有很大的實際意義。從銀河巨型機的高速互連傳輸使用LVDS技術可以看出，中國電路設計工程師已經(jīng)開始重視LVDS技術。但國內(nèi)幾乎沒有自主設計的LVDS核心電路和芯片，使用的基本上都是國外廠商提供的成品。即使有，都僅僅研究領域集中在數(shù)據(jù)率為2Gbps以下

10、的產(chǎn)品，對于2Gbps以上數(shù)據(jù)率產(chǎn)品，沒有推出。在高校中，陸續(xù)在LVDS高速接口電路上進行了許多理論研究，而且提出了一些接口電路設計方案，但僅停留在2Gbps以下的研究，未見其相關產(chǎn)品的出現(xiàn)。我國在高速接口電路的研究和產(chǎn)品開發(fā)方面已經(jīng)遠遠落后于國外。接口芯片作為總線互連的核心電路應用越來越廣泛，必須加大投入，提升研究實力，才能縮小IC行業(yè)差距。1.3 LVDS簡介LVDS(Low Voltage Differential Signaling)是一種低振幅差分信號技術，LVDS接口又稱RS-644總線接口，是20世紀90年代出現(xiàn)的一種數(shù)據(jù)傳輸和接口技術，使用的信號幅度約350mV，非常低。通過一

11、對差分PCB走線或平衡電纜傳輸數(shù)據(jù)，具有低功耗、低輻射和高抗噪聲等特點。LVDS在對信號完整性、低抖動及共模特性要求較高的系統(tǒng)中得到了越來越廣泛的應用。LVDS最早是由美國國家半導體公司提出的一種高速信號傳輸電平，此后，在下列兩個標準中作了定義。IEEE P1596.3標準，主要面向Scalable Coherent Interface定義了LVDS的電特性，還定義了SCI協(xié)議中數(shù)據(jù)包交換時的編碼；ANSI/TIA/EIA.644標準主要定義了LVDS的電特性，并建議了標準推薦的最高數(shù)據(jù)傳輸速率是655Mbps。通常LVDS標準是以后者提供的為準。2001年又重新修訂發(fā)表了ANSI/TIA/E

12、IA-644標準，標準的參數(shù)如表1.1所示。表1.1 ANSI/EIA/EIA-644標準表符號參數(shù)最小值最大值單位VOD差模輸出電壓250400mVVOS輸出偏移電壓1.1251.375VVODVOD變化范圍50mVVOSVOS變化范圍50mVIsa，Isb輸出電流24mVtrVOD上升時間0.261.5nStfVOD下降時間0.261.5nSIin輸入電流20AVth閾電壓100mVVin輸入電壓02.4V1.4 FPGA簡介 FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎上進一步發(fā)展的產(chǎn)

13、物。既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。FPGA能完成任何數(shù)字器件功能，上至高性能CPU,下至簡單ASIC電路，都可以用FPGA來實現(xiàn)。利用FPGA，工程師可以通過傳統(tǒng)的原理圖輸入法，或是硬件描述語言VHDL自由設計一個數(shù)字系統(tǒng)。通過軟件仿真，我們可以事先驗證設計的正確性。在PCB完成以后，還可以利用FPGA在線修改能力，隨時修改設計而不必改動硬件電路。使用FPGA來開發(fā)數(shù)字電路，可以大大縮短設計時間，減少PCB面積，提高系統(tǒng)的可靠性。FPGA的這些優(yōu)點使得FPGA技術在90年代以后得到飛速的發(fā)展，同時也大大推動了EDA軟件和硬件描述語言(HDL)的進步。1.5

14、本課題研究內(nèi)容和安排 論文的研究目標是設計一種高速的LVDS鏈路，采用FPGA來實現(xiàn)LVDS芯片的控制。本論文進行了以下幾方面的工作：(1)研究掌握LVDS的國際標準，及其發(fā)展趨勢；(2)研究LVDS接口電路的系統(tǒng)架構，制定電路系統(tǒng)結構；(3)研究FPGA控制下的LDVS接口，實際電路和版圖；(4)研究并串轉(zhuǎn)換電路結構，設計電路和版圖；(5)研究LVDS驅(qū)動器電路原理和結構，設計電路和版圖；(6)研究數(shù)據(jù)緩沖電路以及輔助電路原理和結構，設計電路和版圖；本論文的安排如下：第一章講述了本課題研究背景與LVDS研究的必要性以及LVDS的標準定義；第二章詳細介紹高速LVDS接口的原理和FPGA的原理；

15、第三章主要介紹本設計中的所有硬件電路，包括FPGA、LVDS、驅(qū)動器等配置電路，并作出詳細的電路圖；第四章詳細介紹各種軟件的流程，主要是基于VHDL的FPGA控制LVDS芯片的程序流程。2 理論基礎2.1 系統(tǒng)整體結構LVDS高速接口是當前CMOS電路設計中的重要研究課題，它在減小CMOS芯片內(nèi)外速度差異、實現(xiàn)高速數(shù)據(jù)傳輸方面具有獨特的優(yōu)勢和作用。發(fā)送電路的主控制器在開關的控制下通過光耦合器接收8位并行數(shù)據(jù)，數(shù)據(jù)經(jīng)LVDS串化器轉(zhuǎn)化為串行數(shù)據(jù)后，再用驅(qū)動器對信號進行加強，然后將信號傳送到中繼子系統(tǒng)?？刂菩酒cLVDS串化器之間的并行數(shù)據(jù)傳輸速度為100 KBYTES/s1 MBYTES/s；本

16、系統(tǒng)與中繼子系統(tǒng)間的串行數(shù)據(jù)傳輸速度要大于15 MBYTES/s，傳輸距離要大于50m；此外還要將驅(qū)動器和中繼子系統(tǒng)間的串行數(shù)據(jù)傳輸狀態(tài)通過指示燈顯示供觀察，而且要求常規(guī)測試無誤碼。結構框圖如圖2.1所示： 控制芯片配置芯片LVDS串化器 驅(qū)動器 光耦合器CS串行數(shù)據(jù)并行數(shù)據(jù)并行數(shù)據(jù)串行數(shù)據(jù)中繼子系統(tǒng)圖2.1 系統(tǒng)總體框圖2.2 LVDS原理 LVDS(Low Voltage Differential Signaling)是一種低振幅差分信號技術，它使用幅度非常低的信號(約350mV)通過一對差分PCB走線或平衡電纜傳輸數(shù)據(jù)，它能以高達數(shù)千Mbps的速度傳送串行數(shù)據(jù)。由于電壓信號幅度較低，而且

17、采用恒流源模式驅(qū)動，故只產(chǎn)生極低的噪聲，消耗非常小的功率，甚至不論頻率高低，功耗都幾乎不變。此外，由于LVDS以差分方式傳送數(shù)據(jù)，所以不易受共模噪音影響。LVDS技術的核心是采用極低的電壓擺幅高速差動傳輸數(shù)據(jù)，可以實現(xiàn)點對點或一點對多點的連接，具有低功耗、低誤碼率、低串擾和低輻射等特點。LVDS以其固有的低電壓、低功耗和有利于高速傳輸?shù)忍攸c，越來越成為寬帶高速系統(tǒng)設計的首選接口標準。目前，LVDS技術在對信號完整性、低抖動及共模特性要求較高的高速數(shù)據(jù)傳輸系統(tǒng)中得到了越來越廣泛的應用。LVDS的工作原理如圖2.2所示，其驅(qū)動器由一個恒流源(通常為3.5mA)驅(qū)動一對差分信號線組成。在接收端有一個

18、高的直流輸入阻抗(幾乎不會消耗電流)，所以幾乎全部的驅(qū)動電流將流經(jīng)100Q的終端電阻在接收器輸入端產(chǎn)生約350mV的電壓。當驅(qū)動狀態(tài)反轉(zhuǎn)時，流經(jīng)電阻的電流方向改變，于是在接收端產(chǎn)生一個有效的“0”或“1”邏輯狀態(tài)。圖2.2 LVDS工作原理圖LVDS技術之所以能夠解決目前I/O口的瓶頸，是由于其在速度、噪聲、EMI、功耗、成本等方面的優(yōu)點。首先，表2.1提供了LVDS與其他幾種接口電路的性能對比表格：表2.1 LVDS與其他幾種接口電路的性能對比參數(shù)LVDSRS-422PECLTTL輸出電壓振幅（典型值）350mV2V800mV2.4V接收器輸入閾值100mV200mV200mV1.2V速度（

19、Mbps）400400100驅(qū)動器傳輸延遲（最大值）1.7ns11ns4.5nsNA接收器傳輸延遲2.7ns30ns7.0nsNA動態(tài)損耗最低低高高噪聲低低低高綜合成本低低高低同為差分傳輸接口，LVDS與RS-422、PECL相比，在傳輸速率、功耗、接收靈敏度和成本等方面都有優(yōu)越性；與傳統(tǒng)的TTL/CMOS接口相比，LVDS在高速、低抖動及對共模特性要求較高的數(shù)據(jù)傳輸系統(tǒng)中的應用有著巨大的優(yōu)勢。LVDS具有低功耗、低誤碼率、低串擾、低輻射和高速的性能?？梢姡琇VDS之所以成為目前高速I/O接口的首選信號形式來解決高速數(shù)據(jù)傳輸?shù)南拗?，就是因為其在傳輸速度、功耗、抗噪聲、EMI等方面具有優(yōu)勢。1高

20、速傳輸能力在ANSI/TIA/EIA-644定義中的LVDS標準，數(shù)據(jù)傳輸率達到了655Gbps，LVDS的恒流源模式、低擺幅輸出的工作模式?jīng)Q定著LVDS具有高速驅(qū)動能力。2低功耗特性LVDS器件用CMOS工藝實現(xiàn)，能夠提供較低的靜態(tài)功耗；當恒流源的驅(qū)動電流為3.5mA，負載(100終端匹配)的動態(tài)功耗僅為1.225mW；LVDS的功耗是恒定的，不像CMOS收發(fā)器的動態(tài)功耗那樣相對頻率而上升。恒流源模式的驅(qū)動設計降低了系統(tǒng)功耗，極大地減小了頻率對系統(tǒng)功耗的影響。雖然當速率較低時，CMOS的功耗比LVDS小，但是隨著頻率的提高，CMOS的功耗將逐漸增加，最終需要消耗比LVDS更多的功率。通常，當

21、數(shù)據(jù)頻率在200Mbps左右時，LVDS和CMOS的功耗大致相同，但當今的數(shù)據(jù)速率已經(jīng)遠遠超過了這個值。3低電源供電隨著集成電路的發(fā)展和對更高數(shù)據(jù)速率的要求，低壓供電成為急需。降低電源電壓不僅可減少高密度集成電路的功率損耗，而且能降低芯片內(nèi)部的散熱壓力，有助于提高集成度。LVDS的驅(qū)動器和接收器不依賴于特定的供電電壓特性，決定了其在這方面的優(yōu)勢。4較強的抗噪聲能力差分信號固有的優(yōu)點是噪聲以共模的方式在一對差分線上耦合出現(xiàn)，并在接收器中相減，可消除噪聲對信號的影響，LVDS具有較強的抗共模噪聲能力。5有效地抑制電磁干擾由于差分信號的極性相反，對外輻射的電磁場可以相互抵消，耦合得越緊密，泄放到外界

22、的電磁能量越少，即降低EMI。6時序定位精確由于差分信號的開關變化位于兩個信號的交點，而不像普通單端信號依靠高低兩個閾值電壓判斷，受工藝和溫度的影響小，能降低時序上的誤差，有利于高速數(shù)字信號的有效傳輸。7適應地平面電壓變化范圍大LVDS接收器可以承受至少1V的驅(qū)動器與接收器之間的地的電壓變化。由于LVDS驅(qū)動器典型的偏置電壓為+1.2V，地的電壓變化、驅(qū)動器的偏置電壓以及輕度耦合到的噪聲之和，在接收器的輸入端，相對于驅(qū)動器的地是共模電壓。當擺幅不超過400mV時，這個共模范圍是+0.22V+2.2V，一般情況下，接收器的輸入電壓范圍可在0V+2.4V內(nèi)變化。LVDS的上述特點，使得HyperT

23、ansport (by AMD)，Infmiband(by Intel)，PCIExpress(by Intel)等第三代IPO總線標準(3G I/O)不約而同地將低壓差分信號(LVDS)作為下一代高速信號電平標準。所以，在長線傳輸中采用LVDS作為設計的傳輸信號，可以實現(xiàn)低功耗、低誤碼率、低串擾、低輻射和高速的數(shù)據(jù)傳輸，是設計所必需的。我們采用FPGA為整個控制中心，然后控制LVDS串化器芯片是DS92LV1023芯片來實現(xiàn)并行到串行的高速轉(zhuǎn)換。DS92LV1023是可將10位并行COMS或TTL數(shù)據(jù)轉(zhuǎn)換為具有內(nèi)嵌時鐘的告訴串行差分數(shù)據(jù)流的串化器。其內(nèi)部鎖相環(huán)可以從隨機數(shù)據(jù)中重建并行時鐘；發(fā)

24、送始終為40-60MHz，BLVDS總線數(shù)據(jù)傳輸速率最高為660Mbps;發(fā)送時鐘頻率在66MHz時，芯片組功耗小區(qū)5000mW；可編程時鐘觸發(fā)沿；基于信號的芯片管腳布局，簡化了不限難度；具有同步模式和鎖定指示；采用28腳SSOP封裝。2.3 FPGA結構和特點2.3.1 FPGA的結構FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發(fā)展的產(chǎn)物。既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。對PROM、EPROM、E2PROM熟悉的人都知道這些可編程器件的可編程原理是

25、通過加高壓或紫外線導致三極管或MOS管內(nèi)部的載流子密度發(fā)生變化，實現(xiàn)所謂的可編程，但是這些器件或只能實現(xiàn)單次可編程或編程狀態(tài)難以穩(wěn)定。FPGA則不同，它采用了邏輯單元陣列LCA(Logic Cell Array)這樣一個新概念，內(nèi)部包括可配置邏輯模塊CLB(Configurable Logic Block)、輸出輸入模塊IOB(Input Output Block)和內(nèi)部連線(Interconnect)三個部分。FPGA 的可編程實際上是改變了CLB 和IOB的觸發(fā)器狀態(tài)，這樣，可以實現(xiàn)多次重復的編程由于 FPGA 需要被反復燒寫，它實現(xiàn)組合邏輯的基本結構不可能像ASIC那樣通過固定的與非門來

26、完成，而只能采用一種易于反復配置的結構。查找表可以很好地滿足這一要求，目前主流 FPGA 都采用了基于 SRAM 工藝的查找表結構，也有一些軍品和宇航級FPGA采用Flash或者熔絲與反熔絲工藝的查找表結構。通過燒寫文件改變查找表內(nèi)容的方法來實現(xiàn)對 FPGA 的重復配置。根據(jù)數(shù)字電路的基本知識可以知道，對于一個n輸入的邏輯運算，不管是與或非運算還是異或運算等等，最多只可能存在2n種結果。所以如果事先將相應的結果存放于一個存貯單元，就相當于實現(xiàn)了與非門電路的功能。FPGA的原理也是如此，它通過燒寫文件去配置查找表的內(nèi)容，從而在相同的電路情況下實現(xiàn)了不同的邏輯功能。查找表 (Look-Up-Tab

27、le) 簡稱為 LUT，LUT 本質(zhì)上就是一個 RAM。目前 FPGA 中多使用 4 輸入的 LUT，所以每一個LUT可以看成一個有4位地址線的RAM。 當用戶通過原理圖或HDL語言描述了一個邏輯電路以后，PLD/FPGA開發(fā)軟件會自動計算邏輯電路的所有可能結果，并把真值表(即結果)事先寫入RAM，這樣，每輸入一個信號進行邏輯運算就等于輸入一個地址進行查表，找出地址對應的內(nèi)容，然后輸出即可。 加電時，F(xiàn)PGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后，F(xiàn)PGA 進入工作狀態(tài)。掉電后，F(xiàn)PGA恢復成白片，內(nèi)部邏輯關系消失，因此，F(xiàn)PGA能夠反復使用。FPGA的編程無須專用的

28、FPGA編程器，只須用通用的 EPROM、PROM 編程器即可。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA 的使用非常靈活。如前所述，F(xiàn)PGA是由存放在片內(nèi)的RAM來設置其工作狀態(tài)的，因此工作時需要對片內(nèi)RAM進行編程。用戶可根據(jù)不同的配置模式，采用不同的編程方式。Xilinx FPGA 的常用配置模式有 5 類：主串模式、從串模式、Select MAP 模式、Desktop 配置和直接 SPI 配置。FPGA芯片結構目前主流的FPGA是基于查找表技術的，已經(jīng)遠遠超出了先前版本的基本性能，并且整合了常用功能(如RAM、時鐘管理和DSP)的硬核(ASIC型)模

29、塊。如圖2.3所示(注：下圖只是一個示意圖，實際上每一個系列的FPGA都有其相應的內(nèi)部結構)，F(xiàn)PGA芯片主要由6部分完成，分別為：可編程輸入輸出單元、基本可編程邏輯單元、完整的時鐘管理、嵌入塊式RAM、豐富的布線資源、內(nèi)嵌的底層功能單元和內(nèi)嵌專用硬件模塊。圖2.3 FPGA芯片內(nèi)部結構每個模塊的功能如下：1 可編程輸入輸出單元(IOB)可編程輸入/輸出單元簡稱I/O單元，是芯片與外界電路的接口部分，完成不同電氣特性下對輸入/輸出信號的驅(qū)動與匹配要求，其示意結構如圖2.4所示。FPGA內(nèi)的I/O按組分類，每組都能夠獨立地支持不同的I/O標準。通過軟件的靈活配置，可適配不同的電氣標準與I/O物理

30、特性，可以調(diào)整驅(qū)動電流的大小，可以改變上、下拉電阻。目前，I/O口的頻率也越來越高，一些高端的FPGA通過DDR寄存器技術可以支持高達2Gbps的數(shù)據(jù)速率。圖 2.4 IOB內(nèi)部結構外部輸入信號可以通過IOB模塊的存儲單元輸入到FPGA的內(nèi)部，也可以直接輸入FPGA 內(nèi)部。當外部輸入信號經(jīng)過IOB模塊的存儲單元輸入到FPGA內(nèi)部時，其保持時間(Hold Time)的要求可以降低，通常默認為0。 為了便于管理和適應多種電器標準，F(xiàn)PGA的IOB被劃分為若干個組(bank)，每個bank的接口標準由其接口電壓VCCO決定，一個bank只能有一種VCCO，但不同bank的VCCO可以不同。只有相同電

31、氣標準的端口才能連接在一起，VCCO 電壓相同是接口標準的基本條件。2可配置邏輯塊(CLB) CLB是FPGA內(nèi)的基本邏輯單元。CLB的實際數(shù)量和特性會依器件的不同而不同，但是每個CLB都包含一個可配置開關矩陣，此矩陣由4或6個輸入、一些選型電路(多路復用器等)和觸發(fā)器組成。 開關矩陣是高度靈活的，可以對其進行配置以便處理組合邏輯、移位寄存器或RAM。在ALTERA公司的FPGA器件中，CLB由多個(一般為4個或2個)相同的Slice和附加邏輯構成，如圖2.5所示。每個CLB模塊不僅可以用于實現(xiàn)組合邏輯、時序邏輯，還可以配置為分布式 RAM 和分布式 ROM。圖2.5 典型的CLB結構示意圖3

32、數(shù)字時鐘管理模塊(DCM) 業(yè)內(nèi)大多數(shù)FPGA均提供數(shù)字時鐘管理(賽靈思公司的全部FPGA均具有這種特性)。賽靈思公司推出最先進的FPGA提供數(shù)字時鐘管理和相位環(huán)路鎖定。相位環(huán)路鎖定能夠提供精確的時鐘綜合，且能夠降低抖動，并實現(xiàn)過濾功能。4嵌入式塊RAM(BRAM) 大多數(shù)FPGA都具有內(nèi)嵌的塊RAM，這大大拓展了FPGA的應用范圍和靈活性。塊RAM可被配置為單端口RAM、雙端口RAM、內(nèi)容地址存儲器(CAM)以及FIFO等常用存儲結構。RAM、FIFO是比較普及的概念，在此就不冗述。CAM存儲器在其內(nèi)部的每個存儲單元中都有一個比較邏輯，寫入CAM中的數(shù)據(jù)會和內(nèi)部的每一個數(shù)據(jù)進行比較，并返回與

33、端口數(shù)據(jù)相同的所有數(shù)據(jù)的地址，因而在路由的地址交換器中有廣泛的應用。除了塊RAM，還可以將FPGA中的LUT靈活地配置成RAM、ROM和FIFO等結構。在實際應用中，芯片內(nèi)部塊RAM 的數(shù)量也是選擇芯片的一個重要因素。5 豐富的布線資源 布線資源連通FPGA內(nèi)部的所有單元，而連線的長度和工藝決定著信號在連線上的驅(qū)動能力和傳輸速度。FPGA芯片內(nèi)部有著豐富的布線資源，根據(jù)工藝、長度、寬度和分布位置的不同而劃分為類不同的類別。第一類是全局布線資源，用于芯片內(nèi)部全局時鐘和全局復位/置位的布線；第二類是長線資源，用以完成芯片Bank間的高速信號和第二全局時鐘信號的布線；第三類是短線資源，用于完成基本邏

34、輯單元之間的邏輯互連和布線 ；第四類是分布式的布線資源，用于專有時鐘、復位等控制信號線。6 底層內(nèi)嵌功能單元 內(nèi)嵌功能模塊主要指 DLL(Delay Locked Loop)、PLL(Phase Locked Loop)、DSP 等軟處理核 (Soft Core)?，F(xiàn)在越來越豐富的內(nèi)嵌功能單元，使得單片 FPGA 成為了系統(tǒng)級的設計工具，使其具備了軟硬件聯(lián)合設計的能力，逐步向 SOC 平臺過渡。 DLL 和 PLL 具有類似的功能，可以完成時鐘高精度、低抖動的倍頻和分頻，以及占空比調(diào)整和移相等功能。Altera公司生產(chǎn)的芯片上集成了DCM和DLL，Altera公司片集成了PLL，Lattice

35、公司的新型芯片上同時集成了PLL和DLL。7. 內(nèi)嵌專用硬核 內(nèi)嵌專用硬核是相對底層嵌入的軟核而言的，指FPGA處理能力強大的硬核(Hard Core)，等效于ASIC電路。為了提高 FPGA 性能，芯片生產(chǎn)商在芯片內(nèi)部集成了一些專用的硬核。例如：為了提高 FPGA 的乘法速度，主流的FPGA中都集成了專用乘法器；為了適用通信總線與接口標準，很多高端的FPGA內(nèi)部都集成了串并收發(fā)器 (SERDES)，可以達到數(shù)十 Gbps 的收發(fā)速度。 賽靈思公司的高端產(chǎn)品不僅集成了Power PC系列CPU，還內(nèi)嵌了DSP Core模塊，其相應的系統(tǒng)級設計工具是 EDK 和 Platform Studio，

36、并依此提出了片上系統(tǒng) (System on Chip) 的概念。通過 PowerPC、Miroblaze、Picoblaze 等平臺，能夠開發(fā)標準的 DSP 處理器及其相關應用，達到 SOC 的開發(fā)目的。2.3.2 FPGA的基本特點(1) 采用FPGA設計ASIC電路，用戶不需投片生產(chǎn)，就能得到合用芯片；(2) FPGA可做其它全定制或半定制ASIC電路的中試樣片；(3) FPGA內(nèi)部有豐富的觸發(fā)器和I/O引腳；(4) 它是ASIC電路設計中周期最短、開發(fā)費用最低、風險最小的器件之一；(5) FPGA采用高速CMOS工藝，功耗低，可以與CMOS、TTL電平兼容；(6) FPGA易學易用，電路

37、設計人員使用FPGA進行電路設計時，不需要具備專門的集成電路深層次的知識；(7) FPGA改動靈活，F(xiàn)PGA軟件包中有各種輸入工具、仿真工具、編程器及燒錄器等全線產(chǎn)品，電路設計人員在很短的時間內(nèi)就可完成電路的輸入、編譯、優(yōu)化、仿真，直至最后芯片的制作。 當電路有少量改動時，更能顯示出FPGA的優(yōu)勢。FPGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇。在本次設計中我們采用系統(tǒng)的控制芯片選擇的是ALTERA公司開發(fā)的芯片EP2C5Q208C8N，該FPGA芯片有一個穩(wěn)定的可編程架構的配置邏輯塊(CLB)，周圍是可編程輸入/輸出模塊(IOB)。其主要特點是:密度高達6912個邏輯單元；有多達3

38、0萬個門陣列；成本低；4K的16位分布式RAM；系統(tǒng)最高頻率可達到200MHz。2.4 并行接口和串行接口并行傳輸是在傳輸中有多個數(shù)據(jù)位同時在設備之間進行的傳輸。一個編了碼的字符通常是由若干位二進制數(shù)表示，如用ASCII碼編碼的符號是由8位二進制數(shù)表示的，則并行傳輸ASCII編碼符號就需要8個傳輸信道，使表示一個符號的所有數(shù)據(jù)位能同時沿著各自的信道并排的傳輸。并行口對應并行通信。串行傳輸方式是與串行接口相對應的通信方式。串行傳輸方式在每一個時間單位傳輸一位信息(即每位都占據(jù)固定長度的時間間隔)，信息的所有位按順序一位一位傳送。串行傳輸有時也稱為串行通信，由于使用的傳輸線少，所以成本低，適合于遠

39、距離傳輸。串行通信中，數(shù)據(jù)通常是在兩個站(如終端和微機)之間進行傳送，按照數(shù)據(jù)流的方向可分成三種基本的傳送模式，分別是單工傳送、半雙工傳送和全雙工。串行接口的特點是通信線路簡單，只要一對傳輸線就可以實現(xiàn)雙向通信，并可以利用電話線，從而大大降低了成本，特別適用于遠距離通信，但傳送速度較慢；成本低但送速度慢。串行通訊的距離可以從幾米到幾千米。串口形容一下就是一條車道，而并口就是有8個車道同一時刻能傳送8位（一個字節(jié)）數(shù)據(jù)。但是并不是并口快，由于8位通道之間的互相干擾。傳輸時速度就受到了限制。而且當傳輸出錯時，要同時重新8個位的數(shù)據(jù)。串口沒有干擾，傳輸出錯后重發(fā)一位就可以了。所以要比并口快。設計中我

40、們采用LVDS信號的串行接口來傳輸數(shù)據(jù)，不僅具有了LVDS的各種優(yōu)點，還可以在雙絞線上實現(xiàn)數(shù)據(jù)無差錯的高速傳輸，所以必須要對并行的數(shù)據(jù)先進行并串轉(zhuǎn)換再進行串行傳輸。2.5 光耦合器 光耦合器（optical coupler，英文縮寫為OC）亦稱光電隔離器或光電耦合器，簡稱光耦。它是以光為媒介來傳輸電信號的器件，通常把發(fā)光器（紅外線發(fā)光二極管LED）與受光器（光敏半導體管）封裝在同一管殼內(nèi)。當輸入端加電信號時發(fā)光器發(fā)出光線，受光器接受光線之后就產(chǎn)生光電流，從輸出端流出，從而實現(xiàn)了“電光電”轉(zhuǎn)換。普通光耦合器只能傳輸數(shù)字（開關）信號，不適合傳輸模擬信號。近年來問世的線性光耦合器能夠傳輸連續(xù)變化的模

41、擬電壓或模擬電流信號，使其應用領域大為拓寬8。根據(jù)使用方法不一樣輸入端電流為幾十微安到十幾毫安。對應的輸出端電流在數(shù)毫安到二百毫安之間。因為很多電路中同時存在高壓和低壓部分，光電耦合器一般在電路中起的都是電壓隔離控制的作用，其電壓隔離值可達1000V。光耦分輸入和輸出兩個部分，輸入端內(nèi)部是一只發(fā)光二極管，輸出端則是一只光敏三極管。單光偶分四腳和六腳兩種，四腳的兩只腳輸入控制信號，電流值一般不能超過15mA，另外兩只腳是輸出端對應內(nèi)部光敏器件的集電極和發(fā)射極，六腳的輸入端和四腳相同，多出的一只腳是空的不用。輸出端有兩個腳和四腳輸出端作用相同，多出的一只腳是用來控制光敏器件是否受輸入端控制的。本次

42、設計中采用光耦合器作為FPGA與前端數(shù)字信號的連接，可以很好的實現(xiàn)輸入輸出信號之間的隔離，達到電絕緣和抗干擾的目的。本章小結：本章主要介紹了LVDS的原理和FPGA的原理和結構，它們是本次設計的主要對象，利用FPGA來控制LVDS串化器來實現(xiàn)采集到的多路并行數(shù)據(jù)串化為串行數(shù)據(jù)在雙絞線上傳輸，并且加入驅(qū)動器以傳送更遠的距離。3 整體硬件電路設計3.1整體電路結構控制芯片與LVDS串化器之間的并行數(shù)據(jù)傳輸速度為100 KBYTES/s1 MBYTES/s；本系統(tǒng)與中繼子系統(tǒng)間的串行數(shù)據(jù)傳輸速度要大于15 MBYTES/s，傳輸距離要大于50m；此外還要將驅(qū)動器和中繼子系統(tǒng)間的串行數(shù)據(jù)傳輸狀態(tài)通過指

43、示燈顯示供觀察，而且要求常規(guī)測試無誤碼。流程圖如圖3.1所示, 圖3.1 LVDS串并轉(zhuǎn)化電路結構 在信號接收端采用了光耦合器進行信號隔離，光耦合器在電氣上是不連接的,因此可隔離輸入、輸出信號,起到電絕緣及抗干擾的作用；然后并行數(shù)據(jù)進入控制芯片F(xiàn)PGA，在FPGA的控制下，并行的數(shù)據(jù)有次序的進入LVDS進行并串轉(zhuǎn)換；由于本設計要實現(xiàn)的是長線傳輸,要求傳輸距離達到50m以上,而差分串行信號在傳輸過程中會出現(xiàn)衰減,因此在信號發(fā)送端使用驅(qū)動器對信號進行加強；最后數(shù)據(jù)由與PC機連接的RJ45接口進入。這樣一個過程完全可以是一個遠程高速數(shù)據(jù)采集系統(tǒng)，可以完成高速的、實時的、大量的數(shù)據(jù)傳輸。3.2 FPG

44、A內(nèi)部電路及配置電路FPGA 主芯片采用Altera 公司高性價比FPGA：CycloneII 系列EP2C5Q208C8N，它的資源如圖2.9 所示,圖 3.2 EP2C5Q208C8N 芯片資源截圖FPGA在本次設計中主要作為控制芯片使用。它的具體作用有以下幾個：（1）控制DS92LS1023串化器的工作；（2）利用外部晶振和內(nèi)部DLL為內(nèi)部電路和DS92LV1023提供精確的時鐘信號；（3）為8路數(shù)據(jù)提供深度FIFO緩存。（4）控制LED燈顯示，及配置電路的工作。 其內(nèi)部邏輯框圖如圖3.3所示：圖3.3 本設計中FPGA的內(nèi)部邏輯結構圖3.2.1 控制模塊 它的作用主要是控制DS92LV

45、1023的工作，主要有：通過來選擇DS92LV1023的發(fā)送時鐘觸發(fā)沿；通過DEN口控制串行輸出允許；通過口控制省電模式開關；通過SYNC口控制同步信號的發(fā)送；同時可以在8位數(shù)據(jù)前后加入幀同步位和控制位構成10位數(shù)據(jù)。這個控制模塊可以通過各種基本的數(shù)字電路邏輯來實現(xiàn)。3.2.2 FIFO緩存設計在不同時鐘控制的時鐘域中傳遞數(shù)據(jù)時，為了避免發(fā)生亞穩(wěn)態(tài)和產(chǎn)生毛刺，應該做好異步時鐘域之間的隔離處理。通常，采用FIFO以數(shù)據(jù)緩沖的形式來作為異步時鐘域之間的隔離接口。在整個通信過程中加入無效數(shù)據(jù)來避免數(shù)據(jù)流的多次字對齊，因此不能保證其輸出數(shù)據(jù)在任意時刻均為系統(tǒng)所需有效數(shù)據(jù)，即有效數(shù)據(jù)并不是按照等時間間隔

46、輸出，通過在FPGA內(nèi)部集成FIFO作為緩存來解決數(shù)據(jù)存儲與處理的速度匹配問題。FPGA(Field Programmable Gate Array)現(xiàn)場可編程門陣列是在專用ASIC的基礎上發(fā)展起來的，既繼承了ASIC的大規(guī)模、高集成度、高可靠性的優(yōu)點，又克服了普通ASIC設計周期長、投資大、靈活性差的缺點，逐步成為復雜數(shù)字硬件電路設計的理想首選。FIFO是一個具有特殊功能的存儲器，數(shù)據(jù)的存儲是以FIFO輸入端口的先后秩序來進行存儲的，也以相同的秩序從FIFO的輸出端口中讀出，因此存儲在FIFO內(nèi)的數(shù)據(jù)寫入和讀取只會受到讀寫時鐘和讀寫請求信號的控制，并不需要讀寫地址線。下圖是FIFO在系統(tǒng)中的

47、應用。圖 3.4 FIFO在系統(tǒng)中的應用電路3.2.3 時鐘管理模塊電路設計對于高速數(shù)據(jù)傳輸系統(tǒng)，時序問題是設計的關鍵。由于局部端FPGA輸入時鐘達到60MHz，屬于高速時鐘，芯片上時鐘的分布質(zhì)量就變得越來越重要。在設計中要求使用同步時序電路，同步時序電路基于時鐘觸發(fā)沿設計，對時鐘的周期、占空比、延時、抖動提出了極高的要求。為了滿足同步時序設計的要求，一般做法是在FPGA設計中采用全局時鐘資源驅(qū)動設計的主時鐘，以達到最低的時鐘抖動和延時。本設計采用60MHz的有源晶振作為系統(tǒng)全局時鐘，時鐘模塊是為設計中的其余模塊所用到的時鐘提供支持的，它負責產(chǎn)生其它模塊所用到的時鐘。時鐘模塊的核心是延遲鎖相環(huán)

48、DLL。延遲鎖相環(huán)DLL(DelayLocked Loop)可以被用來實現(xiàn)一些電路以完善和簡化系統(tǒng)級設計，比如提供零傳播延遲，低時鐘相位差和高級時鐘區(qū)域控制等。時鐘相位差和時鐘延遲嚴重影響設備的性能，在大的設備中用傳統(tǒng)的時鐘網(wǎng)絡控制時鐘相位差和時鐘延遲變得十分困難，Altera 公司高性價比FPGA：CycloneII 系列EP2C5Q208C8N每一個DLL可以驅(qū)動兩個全局時鐘，全局時鐘分布網(wǎng)絡可以根據(jù)不同的負載，將時鐘相位差最小化。通過觀察一個DLL輸出時鐘，它可以在網(wǎng)絡中補償延遲，有效消除設備內(nèi)從外部輸入端口到時鐘裝載的延遲。除了根據(jù)原時鐘信號提供零延遲，DLL還可以提供原時鐘信號的若干

49、倍頻段。DLL可以使時鐘加倍，二倍頻或四倍頻。還可以對時鐘信號進行分頻，15、2、25、3、4、5、8、16分頻。DLL還可以提供固定相位差的時鐘，如900、1800、2700，另外，DLL可以被用作時鐘鏡像，通過驅(qū)動DLL芯片外的輸出，然后反饋，DLL可以降低多個設備間的時鐘相位差。一個最簡單的DLL包括一個“可調(diào)延遲線”、“時鐘分布網(wǎng)絡”和“控制器”?！翱烧{(diào)延遲線”產(chǎn)生一個輸入信號CLKIN延遲了的版本。時鐘分布網(wǎng)絡在所有內(nèi)部寄存器時鐘和CLKFB腳反饋時鐘之間布線?！翱刂破饕獧z測輸入時鐘和反饋時鐘來調(diào)節(jié)延遲線。延遲線可以通過電壓控制的延遲或一系列離散延遲成分建立。一個DLL的工作原理是：

50、在輸入時鐘和反饋時鐘中插入延遲，直到兩個時鐘上升沿相同，使得他們同步。當輸入時鐘和反饋時鐘邊沿在一條直線上后，DLL鎖存。電路直到DLL鎖存之后才開始初始化，所以兩個時鐘無區(qū)別，DLL的輸出時鐘補償了時鐘信號在網(wǎng)絡的分布延遲，有效的消除了源時鐘和負載之間的延遲。DLL的結構如圖3.5所示。圖 3.5 典型的DLL模塊示意圖3.2.4 FPGA的配置電路FPGA的相關電路主要就是FPGA的配置電路，其余的應用電路只要將外圍芯片連接到FPGA的通用I/O管腳上即可。FPGA配置方式靈活多樣，根據(jù)芯片是否能夠自己主動加載配置數(shù)據(jù)分為主模式、從模式以及JTAG模式。典型的主模式都是加載片外非易失(斷電

51、不丟數(shù)據(jù))性存儲器中的配置比特流，配置所需的時鐘信號(稱為CCLK)由FPGA內(nèi)部產(chǎn)生，且FPGA控制整個配置過程。從模式需要外部的主智能終端(如處理器、微控制器或者DSP等)將數(shù)據(jù)下載到FPGA中，其最大的優(yōu)點就是FPGA的配置數(shù)據(jù)可以放在系統(tǒng)的任何存儲部位，包括：Flash、硬盤、網(wǎng)絡，甚至在其余處理器的運行代碼中。JTAG模式為調(diào)試模式，可將PC中的比特文件流下載到FPGA中，斷電即丟失。(1) 主模式在主模式下，F(xiàn)PGA上電后，自動將配置數(shù)據(jù)從相應的外存儲器讀入到SRAM中，實現(xiàn)內(nèi)部結構映射；主模式根據(jù)比特流的位寬又可以分為：串行模式(單比特流)和并行模式(字節(jié)寬度比特流)兩大類。如：

52、主串行模式、主 SPI Flash 串行模式、內(nèi)部主 SPI Flash 串行模式、主 BPI 并行模式以及主并行模式，如下圖3.6所示。圖 3.6 FPGA的主模式配置圖(2) 從模式在從模式下，F(xiàn)PGA作為從屬器件，由相應的控制電路或微處理器提供配置所需的時序，實現(xiàn)配置數(shù)據(jù)的下載。從模式也根據(jù)比特流的位寬不同分為串、并模式兩類，具體包括：從串行模式、JTAG模式和從并行模式三大類。(3) JTAG 模式在 JTAG 模式中，PC 和 FPGA 通信的時鐘為 JTAG 接口的 TCLK，數(shù)據(jù)直接從 TDI 進入 FPGA，完成相應功能的配置。本次設計我們采用主串模式來配置電路。在主串模式下，

53、由FPGA的CCLK管腳給PROM提供工作時鐘，相應的PROM在CCLK的上升沿將數(shù)據(jù)從D0管腳送到FPGA的DIN管腳。無論PROM芯片類型(即使其支持并行配置)，都只利用其串行配置功能。主串模式是Altera公司各種配置方式中最簡單，也最常用的方式，基本所有的可編程芯片都支持主串模式。EP2C5Q208C8N芯片的配置電路如圖3.8所示。 圖 3.7 EP2C5Q208C8N的外部電路配置圖3.3 DS92LV1023串化器配置電路和連接電路DS92LV1023是可將10位并行COMS或TTL數(shù)據(jù)轉(zhuǎn)換為具有內(nèi)嵌時鐘的串行差分數(shù)據(jù)流的串化器。其內(nèi)部鎖相環(huán)可以從隨機數(shù)據(jù)中重建并行時鐘；發(fā)送始終

54、為40-60MHz，BLVDS總線數(shù)據(jù)傳輸速率最高為660Mbps;發(fā)送時鐘頻率在66MHz時，芯片組功耗小區(qū)5000mW；可編程時鐘觸發(fā)沿；基于信號的芯片管腳布局，簡化了不少難度；具有同步模式和鎖定指示；采用28腳SSOP封裝。10位BLVDS串化器DS92LV1023的原理和應用低壓差分信號LVDS是由ANSI/TIA/EIA-644-1995定義的用于高速數(shù)據(jù)傳輸?shù)奈锢韺咏涌跇藴剩?它具有超高速 （速率可達1.4Gbps） 、超低功耗和低電磁輻射等特性，因而是在銅介質(zhì)上實現(xiàn)千兆位級速率通訊的優(yōu)選方案。 而文中介紹的總線形低壓差分信號（BLVDS）是LVDS技術在多點通訊領域的擴展，它要求

55、有更大的驅(qū)動電流 （10mA） 和更好的阻抗匹配設計。DS92LV1023和DS92LV1224是美國國家半導體公司推出的10位總線型低壓差分信號的應用芯片組。 其中DS92LV1023是可將10位并行CMOS或TTL數(shù)據(jù)轉(zhuǎn)換為具有內(nèi)嵌時鐘的高速串行差分數(shù)據(jù)流的串化器； 而則DS92LV1224是接收該差分數(shù)據(jù)流并將它們轉(zhuǎn)換為并行數(shù)據(jù)的解串器，它同時又可以重建并行時鐘。采用該器件組進行數(shù)據(jù)串化時采用的是內(nèi)嵌時鐘，這樣可有效地解決由于時鐘與數(shù)據(jù)的不嚴格同步而制約高速傳輸?shù)钠款i問題。DS92LV1023如圖3.8所示： 圖 3.8 DS92LV1023內(nèi)部結構圖其主要特性如下：內(nèi)部鎖相環(huán)可從隨機數(shù)據(jù)中重建并行時鐘；發(fā)送時鐘為4066MHz，BLVDS總線數(shù)據(jù)傳輸速；率最高為660Mbps；發(fā)送時鐘頻率在66MHz時， 芯片組功耗小于500mW；可編程時鐘觸發(fā)沿；基于信號流的芯片管腳布局， 簡化了布線難度；具有同步模式和鎖定指示；采用28腳SSOP封裝。其中各引腳的作用如表3.1所示： 表 3.1 串化器DS92LV1023管腳功能表管腳名稱方向管腳號碼功 能DINR輸入312數(shù)據(jù)輸入，將數(shù)據(jù)送入到輸入鎖存器中輸入13選擇發(fā)送時鐘觸發(fā)沿，該端為高時，上升沿觸發(fā)DO+輸出22串行差分數(shù)據(jù)輸出正端DO-輸出21串行差分數(shù)據(jù)輸出負端DEN輸入19串行輸出允許。該端為低