1、普通電工學(xué),歡迎學(xué)習(xí),授課教師：王曉宇 爐峪口煤礦機電部,第十六章 組合邏輯電路,第一節(jié) 組合邏輯電路的分析與設(shè)計 第二節(jié) 編 碼 器 第三節(jié) 譯碼器和數(shù)據(jù)分配器 第四節(jié) 數(shù) 據(jù) 選 擇 器 第五節(jié) 數(shù) 值 比 較 器 第六節(jié) 算 術(shù) 運 算 電 路 第七節(jié) 組合邏輯電路中的競爭與冒險,數(shù)字系統(tǒng)中常用的各種數(shù)字器件，就其結(jié)構(gòu)和工作原理而言可分為兩大類，即組合邏輯電路和時序邏輯電路。,第一節(jié) 組合邏輯電路的分析方法和設(shè)計方法,一、組合邏輯電路的基本概念 1、組合邏輯電路的定義 組合邏輯電路是指在任一時刻，電路的輸出狀態(tài)僅取決于該時刻各輸入狀態(tài)的組合，而與電路的原狀態(tài)無關(guān)的邏輯電路。其特點是輸出狀

2、態(tài)與輸入狀態(tài)呈即時性，電路無記憶功能。,圖16.1 組合邏輯電路的一般框圖,2. 組合邏輯電路的描述方法 組合邏輯電路模型如圖16.1所示。,二 、組合邏輯電路的分析方法 組合邏輯電路的分析一般是根據(jù)已知邏輯電路圖求出其邏輯功能的過程，實際上就是根據(jù)邏輯圖寫出其邏輯表達(dá)式、真值表，并歸納出其邏輯功能。,1. 組合邏輯電路的分析步驟 （1） 寫出邏輯函數(shù)表達(dá)式 （2） 化簡邏輯函數(shù)式 （3） 列真值表 （4） 說明功能,電路的邏輯功能為，電路的輸出Y只與輸入A、B有關(guān)，而與輸入C無關(guān)。Y和A、B的邏輯關(guān)系為：A、B中只要一個為0，Y=1；A、B全為1時，Y=0。所以Y和A、B的邏輯關(guān)系為與非運算

3、的關(guān)系。,三、組合邏輯電路的設(shè)計方法 組合邏輯電路設(shè)計主要是將客戶的具體設(shè)計要求用邏輯函數(shù)加以描述，再用具體的電路加以實現(xiàn)的過程。組合邏輯電路的設(shè)計可分為小規(guī)模集成電路、中規(guī)模集成電路、定制或半定制集成電路的設(shè)計，這里主要講解用小規(guī)模集成電路（即用邏輯門電路）來實現(xiàn)組合邏輯電路的功能。,1. 組合邏輯電路設(shè)計步驟 （1） 列真值表。根據(jù)電路功能的文字描述，將其輸入與輸出的邏輯關(guān)系用真值表的形式列出。 （2） 寫表達(dá)式，并化簡。通過邏輯化簡，根據(jù)真值表寫出最簡的邏輯函數(shù)表達(dá)式。 （3） 選擇合適的門器件，把最簡的表達(dá)式轉(zhuǎn)換為相應(yīng)的表達(dá)式。 （4） 根據(jù)表達(dá)式畫出該電路的邏輯電路圖。,第二節(jié) 編

4、碼 器,一、編碼器的原理和分類 把若干位二進(jìn)制數(shù)碼0和1，按一定的規(guī)律進(jìn)行編排，組成不同的代碼，并且賦予每組代碼以特定的含義，叫做編碼。實現(xiàn)編碼操作的電路稱為編碼器。,1. 二進(jìn)制編碼器 實現(xiàn)用n位二進(jìn)制數(shù)碼對N（N=2n）個輸入信號進(jìn)行編碼的電路叫做二進(jìn)制編碼電路。其特點是，任一時刻只能對一個輸入信號進(jìn)行編碼，即只允許一個輸入信號為有效電平，而其余信號均為無效電平。,圖16.2 3位二進(jìn)制編碼器邏輯圖,圖16.2所示電路是實現(xiàn)由3位二進(jìn)制代碼對8個輸入信號進(jìn)行編碼的二進(jìn)制編碼器，這種編碼器有8根輸入線，3根輸出線，常稱為8/3線編碼器。,2. 二-十進(jìn)制編碼器 實現(xiàn)用四位二進(jìn)制代碼對一位十進(jìn)

5、制數(shù)碼進(jìn)行編碼的數(shù)字電路叫做二-十進(jìn)制編碼器，簡稱為BCD碼編碼器。最常見的BCD碼編碼器是8421BCD碼編碼器，它有10根輸入線，4根輸出線，常稱為10/4線編碼器。其特點也是任一時刻只允許對一個輸入信號進(jìn)行編碼。,3. 優(yōu)先編碼器 優(yōu)先編碼器在多個信息同時輸入時只對輸入中優(yōu)先級別最高的信號進(jìn)行編碼，編碼具有惟一性。優(yōu)先級別是由編碼者事先規(guī)定好的。顯然，優(yōu)先編碼器改變了上述兩種編碼器任一時刻只允許一個輸入有效的輸入方式，而采用了允許多個輸入同時有效的輸入方式，這正是優(yōu)先編碼器的特點，也是它的優(yōu)點所在。,圖16.3為3位二進(jìn)制優(yōu)先編碼器的邏輯圖。,圖16.3位二進(jìn)制優(yōu)先編碼器的邏輯圖,3.2

6、.2 集成編碼器 1. 集成3位二進(jìn)制優(yōu)先編碼器（8/3線）148 148主要包括TTL系列中的54/74148、54/74LS148、54/74F148和CMOS系列中的54/74HC148、40H148等。其外引腳排列圖如圖3.9所示,圖3.9 3位二進(jìn)制優(yōu)先編碼器148外引腳排列圖,S為使能輸入端，低電平有效，即只有當(dāng)S=0時，編碼器才工作。YS為使能輸出端，當(dāng)S=0允許工作時，如果YS=0則表示無輸入信號，YS=1表示有輸入信號，有編碼輸出。YEX為擴展輸出端，當(dāng)S=0時，只要有編碼信號，則YEX=0，說明有編碼信號輸入，輸出信號是編碼輸出；YEX=1表示不是編碼輸出。,YS和S配合可

7、以實現(xiàn)多級編碼器之間優(yōu)先級別的控制。圖16.4是利用2片集成3位二進(jìn)制優(yōu)先編碼器74LS148實現(xiàn)一個16/4線優(yōu)先編碼器的接線圖。,圖16.4 用2片74LS148組成實現(xiàn)一個16/4線優(yōu)先編碼器接線示意圖,2. 集成二-十進(jìn)制優(yōu)先編碼器（10/4線）147 147主要包括TTL系列中的54/74147、54/74LS147和CMOS系列中的54/74HC147、54/74HCT147和40H147等。其外引腳排列圖如圖16.5所示。,圖16.5 二-十進(jìn)制優(yōu)先編碼器147外引腳排列圖,第三節(jié) 譯碼器和數(shù)據(jù)分配器,一、譯碼器的原理及分類 將每一組輸入的二進(jìn)制代碼“翻譯”成為一個特定的輸出信號

8、，用來表示該組代碼原來所代表的信息的過程（編碼的逆過程）稱為譯碼。實現(xiàn)譯碼功能的數(shù)字電路稱為譯碼器。,1. 二進(jìn)制譯碼器 將輸入的二進(jìn)制代碼翻譯成為原來對應(yīng)信息的組合邏輯電路，稱為二進(jìn)制譯碼器。它具有n個輸入端，2n個輸出端，故稱之為n/2n線譯碼器。 圖16.6為3/8線譯碼器的邏輯電路圖。,圖16.6 3/8線譯碼器邏輯圖,2.二-十進(jìn)制譯碼器 二-十進(jìn)制譯碼器（又稱為BCD碼譯碼器）是將輸入的每一組4位二進(jìn)制碼翻譯成對應(yīng)的1位十進(jìn)制數(shù)。因編碼過程不同，即編碼時采用的BCD碼不同，所以相應(yīng)的譯碼過程也不同，故BCD碼譯碼器有多種。但此種譯碼器都有4個輸入端，10個輸出端，常稱之為4/10線

9、譯碼器。 8421BCD碼譯碼器是最常用的BCD碼譯碼器，圖16.7所示是其邏輯圖。,圖16.7 8421BCD碼譯碼器邏輯圖,應(yīng)當(dāng)注意的是，BCD碼譯碼器的輸入狀態(tài)組合中總有6個偽碼狀態(tài)存在。所用BCD碼不同，則相應(yīng)的6個偽碼狀態(tài)也不同，8421BCD碼譯碼器的6個偽碼狀態(tài)組合為10101111。在設(shè)計BCD碼譯碼器時，應(yīng)使電路具有拒絕偽碼的功能，即當(dāng)輸入端出現(xiàn)不應(yīng)被翻譯的偽碼狀態(tài)時，輸出均呈無效電平。上面的8421BCD碼譯碼器便具有拒絕偽碼的功能。,3. 數(shù)字顯示譯碼器 在數(shù)字系統(tǒng)中，經(jīng)常需要將對應(yīng)各種數(shù)字、文字和符號的二進(jìn)制編碼翻譯成人們習(xí)慣的形式直觀的顯示出來，以便查看。因顯示器件不

10、同，故而所需要的譯碼器也不同。,（1） 顯示器件 數(shù)字顯示器件的種類很多，按發(fā)光物質(zhì)的不同分為半導(dǎo)體（發(fā)光二極管）顯示器、液晶顯示器、熒光顯示器和輝光顯示器等；按組成數(shù)字的方式不同，又可分為分段式顯示器、點陣式顯示器和字型重疊式顯示器等。,點陣式顯示器主要用于大屏幕顯示器，通常要有計算機控制其顯示過程。 目前使用較多的是分段式顯示器，其顯示方式是通過七段顯示器完成09十個字符的顯示過程。 七段顯示器主要有輝光數(shù)碼管和半導(dǎo)體顯示器。半導(dǎo)體顯示器使用最多，它有共陰極和共陽極兩種接法，如圖16.8所示。,圖16.8 半導(dǎo)體七段顯示器,（2） 七段顯示譯碼器 用來驅(qū)動各種顯示器件，從而將用二進(jìn)制代碼表

11、示的數(shù)字、文字、符號翻譯成人們習(xí)慣的形式直觀地顯示出來的電路，稱為顯示譯碼器。 字型重疊式顯示器適用于BCD碼譯碼器；而分段式顯示器顯然不適合于前面所述任何一種譯碼器，需要另外設(shè)計合適的譯碼電路來與分段顯示器配合使用。,七段顯示譯碼器的輸入信號為8421BCD碼，輸出信號應(yīng)該能夠驅(qū)動半導(dǎo)體七段顯示器相應(yīng)段發(fā)光。對于共陰極七段顯示器，待點亮的段應(yīng)給予高電平驅(qū)動信號，對于共陽極七段顯示器，待點亮的段應(yīng)給予低電平驅(qū)動信號。,二 、集成譯碼器 1. 3位二進(jìn)制譯碼器（3/8線）138 138包括TTL系列中的54/74LS138、54/74S138、54/74ALS138、54/74F138和54/7

12、4AS138，CMOS系列中的54/74HC138、54/74HCT138和40H138等。138為3位二進(jìn)制譯碼器，其外引腳排列如圖16.8所示,圖16.8 138外引腳排列如圖,應(yīng)注意的是，138的輸入采用原碼的形式；而輸出采用的卻是反碼形式。 利用片選端可進(jìn)行譯碼控制和將多片譯碼器連接起來進(jìn)行譯碼位數(shù)的擴展。用兩片138實現(xiàn)一個4/16線譯碼器的接線示意圖如圖16.9所示。,圖16.9 用兩片138實現(xiàn)一個4/16線譯碼器接線示意圖,2. 8421BCD碼譯碼器（4/10線）42 此種譯碼器包含有TTL系列的54/7442、54/74LS42和CMOS中的54/74HC42、54/74H

13、CT42及40HC42等。其外引腳排列圖如圖16.10所示。,圖16.10 8421BCD碼譯碼器42的外引腳排列圖,圖16.11 七段顯示譯碼器48的外引腳排列圖,3. 七段顯示譯碼器48 48主要有TTL系列中的74LS48等。其引腳排列圖如圖16.11所示。邏輯功能表如圖所示。,七段顯示譯碼器48與共陰極七段數(shù)碼管顯示器BS201A的連接方法如圖16.12所示。,圖16.12七段顯示譯碼器48與BS201A的連接方法,三、數(shù)據(jù)分配器 1. 數(shù)據(jù)分配器的原理 數(shù)據(jù)分配器的邏輯功能是，將1個輸入數(shù)據(jù)傳送到多個輸出端中的1個輸出端，具體傳送到哪一個輸出端，也是由一組選擇控制信號確定。 數(shù)據(jù)分配

14、器的邏輯框圖及等效電路如圖16.13所示。,圖16.13 數(shù)據(jù)分配器的邏輯框圖及等效電路,通道地址選擇碼的位數(shù)n與數(shù)據(jù)輸出端的數(shù)目m有如下關(guān)系 m=2n 設(shè)mi為Cn-1，Cn-2，C0組成的最小項，則數(shù)據(jù)分配器輸出與輸入的邏輯關(guān)系為 Yi=miXi（i=0m-1）,2. 數(shù)據(jù)分配器的實現(xiàn)電路 數(shù)據(jù)分配器實際上是譯碼器(分段顯示譯碼器除外)的一種特殊應(yīng)用。譯碼器必須具有“使能端”，且“使能端”要作為數(shù)據(jù)輸入端使用，而譯碼器的輸入端要作為通道選擇地址碼輸入端，譯碼器的輸出端就是分配器的輸出端。 作為數(shù)據(jù)分配器使用的譯碼器通常是二進(jìn)制譯碼器。圖16.14是將2/4線譯碼器作為數(shù)據(jù)分配器使用的邏輯圖

15、。,圖16.14 2/4線譯碼器作為數(shù)據(jù)分配器,第三節(jié) 數(shù) 據(jù) 選 擇 器,一、數(shù)據(jù)選擇器的原理 1. 數(shù)據(jù)選擇器的邏輯功能 數(shù)據(jù)選擇器的邏輯功能恰好與數(shù)據(jù)分配器的邏輯功能相反，即能從多個輸入數(shù)據(jù)中選出一個送到輸出端。數(shù)據(jù)選擇器的邏輯框圖及等效電路如圖16.15所示。,圖16.15 數(shù)據(jù)選擇器的邏輯框圖及等效電路,2. 數(shù)據(jù)選擇器的實現(xiàn)電路 數(shù)據(jù)選擇器的主體電路一定是與或門陣列。 數(shù)據(jù)選擇器還有一個十分重要的用途，即可以用來作為函數(shù)發(fā)生器實現(xiàn)任意組合的邏輯函數(shù)。,圖16.16 4選1數(shù)據(jù)選擇器的邏輯圖,用來實現(xiàn)同一邏輯函數(shù)的選擇器不同，會使電路的輸入部分不同。在可能的情況下，應(yīng)盡量選用通道地址

16、碼變量個數(shù)與所要實現(xiàn)的邏輯函數(shù)輸入變量的個數(shù)相等或減少一個，從而使實現(xiàn)函數(shù)的電路簡化。,二、集成數(shù)據(jù)選擇器 1. 集成雙4選1數(shù)據(jù)選擇器153 集成雙4選1數(shù)據(jù)選擇器包含有TTL系列的54/74153、54/74LS153、54/74S153、54/74153和CMOS中的54/74HC153、54/74HCT153及40H153等。其外引腳排列圖如圖16.17所示。,圖16.17 雙4選1數(shù)據(jù)選擇器153引腳排列圖,2. 集成8選1數(shù)據(jù)選擇器151 集成8選1數(shù)據(jù)選擇器包含有TTL系列的54/74151、54/74LS151、54/74S151、54/74151和CMOS中的54/74HC1

17、51、54/74HCT151及40H151等。其外引腳排列圖如圖16.18所示。,圖16.16 8選1數(shù)據(jù)選擇器151外引腳排列圖,第五節(jié) 數(shù)值比較器,一、數(shù)值比較器的原理 具有實現(xiàn)兩個二進(jìn)制數(shù)大小的比較,并把比較結(jié)果作為輸出的數(shù)字電路稱為數(shù)值比較器。 1. 1位數(shù)值比較器 2. n位數(shù)值比較器,二、集成數(shù)值比較器 圖16.17所示是4位數(shù)字比較器85的外引腳排列圖。85的邏輯功能表如表3.22所示。其中串聯(lián)輸入端AB、AB、AB接低電平、A=B接高電平。若需擴大比較器的位數(shù)時，可用多片連接。,圖16.17 4位數(shù)字比較器85的外引腳排列圖,圖16.18 用3片85組成12位數(shù)值比較器的邏輯電

18、路,第六節(jié) 算術(shù)運算電路,算術(shù)運算電路是數(shù)字系統(tǒng)和計算機中不可缺少的單元電路,包括加、減、乘和除等具體運算電路。 一、半加器和全加器 1. 半加器 能對兩個1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器。,2. 全加器 能對兩個1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于對3個1位二進(jìn)制數(shù)相加，求得和及進(jìn)位的邏輯電路稱為全加器。,3.6.2 集成算術(shù)運算電路 1. 集成二進(jìn)制4位超前進(jìn)位全加器283 283的外引腳排列如圖16.19所示。,圖16.19 283的外引腳排列圖,2. 加法器的級聯(lián) 一個全加器可以完成兩個一位二進(jìn)制數(shù)的相加任務(wù)。 圖16.20所示電路為由4個4位加法器串聯(lián)組成的16位加法器電路。,圖16.20 由4個4位加法器串聯(lián)組成的16位加法器電路,第七節(jié) 組合邏輯電路中的競爭與冒險,前面在討論組合邏輯電路的分析與設(shè)計時，都是在理想條件下進(jìn)行的，即假定電路中信號變化都是即刻的，信號傳送無延遲時間，真值表所描述的就是這種理想條件下的邏輯功能。 但事實上，電路中所有信號（輸入信號除外）的變化，即從一個穩(wěn)態(tài)到另一個穩(wěn)態(tài)均需要過渡時間，這種過渡時間的存在有時會破壞電路的邏輯功能，使邏輯電路產(chǎn)生錯誤輸出。通常把這種現(xiàn)象稱為競爭冒險。因此必