1、華中師范大學(xué)Verilog教程，有哪些硬件描述語言？他們的特點是什么？VHDL比VerilogHDL早幾年成為EEE標準。-語法/結(jié)構(gòu)嚴格，因此編寫的模塊風(fēng)格清晰；-更適合更多設(shè)計師完成的超大型項目(百萬門以上)。Verilog概述，什么是Verilog HDL？硬件描述語言(Verilog HDL)是一種硬件描述語言，用于在從算法級、門級到開關(guān)級的各種抽象設(shè)計級對數(shù)字系統(tǒng)進行建模。Verilog在VLSI設(shè)計過程中的地位，數(shù)字電路設(shè)計人員使用Verilog HDL來描述他們的設(shè)計思想，然后使用EDA工具進行仿真和綜合，最后使用ASIC或FPGA來實現(xiàn)他們的功能，Verilog和VHDL，目前

2、，設(shè)計人員使用Verilog和VHDL在美國：verilog 3360 60%，VHDL 3360 40%臺灣：Verilog : 50%，VHDL 3360 50%，Verilog歷史，最初由Gateway設(shè)計自動化公司開發(fā)(后被Cadence收購)1995年，IEEE制定了Verilog HDL標準，即IEEE STD 1364-1995，Verilog HDL的發(fā)展歷史，以及它們的建模能力的比較。Verilog和VHDL，它們之間的區(qū)別：VHDL側(cè)重于系統(tǒng)級的描述，這更被系統(tǒng)級的設(shè)計者所采用。Verilog專注于電路級描述，這是電路級設(shè)計者更喜歡的。有哪些種類的硬件描述語言？他們的特點是

3、什么？verilog HDL-支持更多第三方工具-語法結(jié)構(gòu)比VHDL簡單-比VHDL更容易學(xué)習(xí)-模擬工具更好-測試激勵模塊更容易編寫。Verilog HDL和C語言，雖然Verilog的一些語法與C語言相似，但有本質(zhì)的區(qū)別。Verilog是一種硬件語言。最后，為了生成實際的硬件電路或模擬硬件電路，C語言是一種控制硬件實現(xiàn)某些功能的軟件語言。使用Verilog編程時，請始終記住Verilog是一種硬件語言，請始終將Verilog與硬件電路相匹配。系統(tǒng)控制器和系統(tǒng)驗證邏輯：面向片上系統(tǒng)。Verilog HDL的設(shè)計過程，一個系統(tǒng)的自頂向下設(shè)計，系統(tǒng)首先由總設(shè)計師(Spec)描述，系統(tǒng)被分成幾個模塊

4、，并編寫模塊模型(一般行為級)。在模擬驗證之后，這些模塊被分配給下一層的設(shè)計者，他們完成模塊的具體設(shè)計，并且主設(shè)計者負責(zé)每個模塊的接口定義。Verilog HDL設(shè)計的入口和出口，Verilog HDL設(shè)計的入口系統(tǒng)描述(Spec)，Verilog HDL設(shè)計的出口函數(shù)是正確的，優(yōu)化的Verilog描述文件模擬了時序波形，語法詳細解釋了Verilog語法的要點。目標：理解Verilog語言的一些重要規(guī)定，學(xué)會了解一些相關(guān)的重要語言符號，掌握如何在Verilog中指定時間單位，并詳細解釋Verilog和C在語法上的主要區(qū)別。Verilog有許多與C語言一致的語法規(guī)則。但它從根本上不同于C語言：-

5、并行性-塊的含義：初始塊和總是塊是兩個賦值語句：阻塞賦值“=”非阻塞賦值“=”。語法詳細解釋了整數(shù)和實常數(shù)。Verilog語言中的常量可以是整數(shù)或?qū)崝?shù)。整數(shù)可以表示數(shù)字，也可以不表示數(shù)字。表示方法：數(shù)字的數(shù)量表示該數(shù)字是用二進制數(shù)字表示的?；鶖?shù)可以是二進制數(shù)、八位數(shù)、十位數(shù)或十六位數(shù)。該值可以是所選基數(shù)的任何合法值，包括不定值X位數(shù)和高電阻值Z.例如，64hff01 8b1101_0001 h83a的實數(shù)可以用十進制或科學(xué)浮點數(shù)表示，如32e-4(0.0032)4.1 E3(4100)。語法詳細解釋了字符串。在Verilog語言中，字符串通常用來表示要在命令中顯示的信息。用 括起來的一行字符串

6、被用 n 代替，這與C語言是一致的。您可以使用c語言中的各種格式控制器，如t，以及c語言中的各種數(shù)字類型控制器，如：%b(二進制)、%o(八進制)、%d(十進制)、%h(十六進制)、%t(時間類型)、%標識符必須以英文字母(a-z、A-Z)開頭，或以跨線字符(_)開頭。它可以包含數(shù)字、$符號和較低的水平線符號。標識符最多可包含1023個字符。模塊名、端口名和實例名是標識符。Verilog語言是區(qū)分大小寫的，所以sel和SEL是兩個不同的標識符。語法詳細說明合法和非法標識符，合法：shift_reg_a busa_index bus263，非法：34net /不能以數(shù)字a*b_net /開頭，不

7、能包含非字母符號* n263 /不能包含非字母符號，Verilog區(qū)分大小寫。所有Verilog關(guān)鍵字都是小寫的。語法詳細解釋了特殊標識符，特殊標識符是以 符號開始，以空格符號結(jié)束的標識符。它可以包含任何可打印的ASCII字符。但是，“”和空格不是標識符的一部分。特殊標識符通常是由RTL級源代碼生成的網(wǎng)表結(jié)構(gòu)的Verilog語句中的標識符或由合成器自動合成的電路圖式設(shè)計輸入。示例：# sel，總線索引，a，b，1，/分層模塊中的標識名，語法詳細解釋了系統(tǒng)任務(wù)和功能，而$ $符號表示Verilog的系統(tǒng)任務(wù)和功能。常用的系統(tǒng)任務(wù)和功能如下：$time /查找當(dāng)前模擬時間

8、$display、$monitor /display和監(jiān)視信號值的變化$stop /暫停模擬$finish /結(jié)束模擬。/每當(dāng)A或B的值改變時，系統(tǒng)任務(wù)顯示當(dāng)前模擬時間，并分別以二進制和十六進制顯示信號A和B的值。語法詳細解釋了特殊符號“#”。特殊符號“#”通常用于表示延遲：它表示流程分配語句中的延遲。示例：初始開始# 10 rst=1；# 50 rst=0；當(dāng)被門級實例引用時，End表示延遲。示例：不是#1不是1(nsel，sel)；和#2和2(a1，a，nsel)；當(dāng)引用模塊實例時，這意味著傳遞參數(shù)并引入?yún)?shù)類型變量。語法詳細解釋了編譯指南語句。編譯指南語句從主鍵盤左上角的小寫鍵“”開始，

9、指導(dǎo)模擬編譯器在編譯過程中進行一些特殊處理。編譯指南語句始終有效。在resetall編譯指南語句被取消或重寫之前，所有設(shè)置的編譯指南都將恢復(fù)到默認狀態(tài)。常用的編譯指南是：定義包含時間刻度使用lib全部重置.語法詳細解釋了編譯指南語句，使用define編譯指南可以提供簡單的文本替換功能。合理使用定義可以提高程序的可讀性。例如，定義on 1b1定義off 1b0定義and_delay #3可以使用有意義的單詞來表示程序中無意義的數(shù)字，這提高了程序的可讀性。在程序中，開、關(guān)和_ delay可分別用來表示1、0和# 3。語法詳細解釋了編譯指南語句，并使用include來編譯指南，它可以包含由它指定的整

10、個文件，并在編譯期間一起處理它。示例：包括“全局”。v“包括”零件/計數(shù)器。v 包括././library/mux。v 合理使用include可以使程序簡潔、清晰、連貫并易于檢查錯誤。語法詳細解釋了編譯指南語句。時間刻度用于解釋程序中的時間單位和模擬精度。例如：時間刻度1ns/100ps時間刻度語句必須放在模塊邊界的前面。示例：時間刻度1 ns/100 ps模塊mux2 _ 1(輸出、a、b、sel)；不是#1不是1(nsel，sel)；和#2和1(a1，a，nsel)；Endmodule使精度盡可能接近時間單位，只要它滿足設(shè)計的實際需要。示例：在上面的示例中，所有時間單位都是1ns的整數(shù)倍，

11、語法詳細解釋了編譯指南語句。模擬步長，即模擬單位(STU)，由所有參與模擬模塊中的時標所指定的最高精度(即最短時間)決定：(STU=100fs)示例：時標1ns/10ps模塊M1(。)；不是#1.23不是1(nsel，sel)；/有12，300個stu(100 fs)末端模塊時間刻度100 ns/1 ns模塊m2()。)in/1.23 ns；不是#1.23不是1(nsel，sel)；/有1230000個stu(100 fs)末端模塊時間刻度1ps/100 fs模塊m3()。)in/123 ns；不是#1.23不是1(nsel，sel)；/在/1.23 ps中有12個stu (100 fs)端模

12、塊。語法詳細解釋了編譯指南語句。時間單位：fs(呼叫秒)飛秒3360 1.0E-15秒ps(皮秒)皮秒3360 1.0E-12秒ns(納秒)非秒3360 1.0e-9秒us(微秒)微秒3360 1.0e-6秒ms(毫秒3360 1.0E-3秒s(秒)秒3360 1.0秒，語法詳細解釋了編譯指南語句，而uselib編譯指南語句用于定義模擬器將在哪里找到它將一直有效，直到另一個uselib或resetall語句的定義比其他配置庫搜索路徑的命令選項更有效。如果模擬器在由uselib定義的位置找不到設(shè)備庫，它將不會轉(zhuǎn)向由編譯命令行-v和-y選項指定的設(shè)備庫。語法詳細解釋了編譯指南語句，并使用了以下語法

13、：設(shè)備庫1的位置設(shè)備庫2的位置。上面的設(shè)備庫位置可以用以下兩種方式表示：1)文件=庫文件名的路徑2)目錄=庫目錄名的路徑libext=。文件擴展名，例如：uselibdir=/lib/fast _ lib/uselibdir=/lib/TTL _ lib/libext=。vfile=/Libs/TTL_U/udp.lib，語法詳細解釋了Verilog的四個邏輯值，0，低，假，邏輯低，地，VSS，負插入，1，高，真，邏輯高，電源，VDD，正插入，X，不確定性：邏輯沖突不能確定其邏輯值，HiZ，高阻抗，三態(tài)Verilog有三種主要數(shù)據(jù)類型：網(wǎng)絡(luò)代表設(shè)備之間的物理連接，稱為網(wǎng)絡(luò)連接類型寄存器代表抽象

14、存儲單元，稱為寄存器/變量類型參數(shù)代表運行時常數(shù)，稱為參數(shù)類型，語法驅(qū)動端信號的變化將立即傳輸?shù)捷敵龆说倪B接。例如，在右圖中，selb的改變將自動并立即影響or門的輸出。net，語法詳細解釋了主要的數(shù)據(jù)類型和net類型變量的類型：當(dāng)為不同進程的基本組件構(gòu)建庫模型時，通常需要使用不同的連接類型來對應(yīng)它們，以便它們的行為與實際設(shè)備一致。常見的有以下幾種。功能線類型，tri對應(yīng)于標準互連線(默認)電源1，電源2對應(yīng)于電源線或地線wor，trior對應(yīng)于具有多個驅(qū)動源的線路或邏輯連接棒，tri對應(yīng)于具有多個驅(qū)動源的線路和邏輯連接trireg對應(yīng)于具有用于臨時存儲電平的電容器的連接tri1，tri0對應(yīng)于需要上拉或下拉的連接。如果連接類型沒有明確說明，應(yīng)參考線類型。語法詳細解釋了主要的數(shù)據(jù)類型。寄存器類型變量可以保持它的值，直到它被賦予一個新值。寄存器變量通常用于行為建模，以生成測試激勵信號。行為語句結(jié)構(gòu)通常用于給寄存器類型的變量賦值。語法詳細解釋了主要的數(shù)據(jù)類型。寄存器類型變量有四種數(shù)據(jù)類型：類型函數(shù)。reg無符號整數(shù)變量，您可以選擇不同的位寬。