1、第七章 仿真測(cè)試工具和綜合工具,8/17/2020,1,Microelectronics School Xidian University,7.1 數(shù)字集成電路設(shè)計(jì)流程簡(jiǎn)介,8/17/2020,2,Microelectronics School Xidian University,7.1.1 設(shè)計(jì)規(guī)范 設(shè)計(jì)規(guī)范文件是一個(gè)包含功能、定時(shí)、硅片面積、功耗、可測(cè)性、故障覆蓋率以及其它的設(shè)計(jì)準(zhǔn)則的詳細(xì)說(shuō)明書(shū)。設(shè)計(jì)規(guī)范描述了項(xiàng)目完成的功能，確定設(shè)計(jì)的總體方案，平衡各個(gè)方面的因素，對(duì)整個(gè)項(xiàng)目有一個(gè)初步的規(guī)劃。在系統(tǒng)設(shè)計(jì)階段，根據(jù)對(duì)設(shè)計(jì)面積、功耗、I/O和IP使用等情況進(jìn)行估算，確定所使用的芯片工藝和設(shè)計(jì)工

2、具。 7.1.2 設(shè)計(jì)劃分 設(shè)計(jì)劃分過(guò)程就是把一個(gè)復(fù)雜設(shè)計(jì)逐漸劃分成較小而且較為簡(jiǎn)單的功能單元。這樣一個(gè)過(guò)程通常被稱(chēng)為自頂向下的設(shè)計(jì)方法，或者是分層設(shè)計(jì)法。,8/17/2020,3,Microelectronics School Xidian University,7.1.3 設(shè)計(jì)輸入 設(shè)計(jì)輸入是指將設(shè)計(jì)劃分階段定義好的模塊借助一定的設(shè)計(jì)輸入手段轉(zhuǎn)換為EDA工具能接受的信息格式。目前主要的設(shè)計(jì)輸入手段有：高級(jí)硬件描述語(yǔ)言HDL（Verilog HDL/VHDL）和原理圖。HDL語(yǔ)言支持不同層次的描述，不依賴(lài)于各個(gè)廠家的工藝器件，便于修改。 邏輯輸入工具的功能是把邏輯圖，狀態(tài)機(jī)，真值表，輸入到計(jì)

3、算機(jī)中，并進(jìn)行語(yǔ)法、可綜合性檢查等。目前主流工具有Cadence公司的Composer，Synopsys公司Leda以及UltraEdit，Vim等第三方的編輯工具。,8/17/2020,4,Microelectronics School Xidian University,7.1.4仿真 驗(yàn)證是指通過(guò)仿真軟件驗(yàn)證其功能是否符合制定的設(shè)計(jì)規(guī)范，這一階段的驗(yàn)證常被稱(chēng)為功能仿真或行為仿真。 仿真的結(jié)果取決于設(shè)計(jì)描述是否準(zhǔn)確反映了設(shè)計(jì)的物理實(shí)現(xiàn)。仿真器不是一個(gè)靜態(tài)工具，需要Stimulus和Response。Stimulus由模擬設(shè)計(jì)工作環(huán)境的testbench 產(chǎn)生，Response為仿真的輸出，

4、由設(shè)計(jì)者確定輸出的有效性。 目前，仿真工具比較多，其中Cadence公司的NC-Verilog HDL，Synopsys公司的VCS和Mentor公司的Modelsim都是業(yè)界廣泛使用的仿真工具。 7.1.5 綜合 綜合實(shí)際上是根據(jù)設(shè)計(jì)功能和實(shí)現(xiàn)該設(shè)計(jì)的約束條件（如面積、速度、功耗和成本等），將設(shè)計(jì)描述（如HDL文件、原理圖等）變換成滿(mǎn)足要求的電路設(shè)計(jì)方案，該方案必須同時(shí)滿(mǎn)足預(yù)期的功能和約束條件。 目前常用的邏輯綜合工具有Synopsys公司的Synplify和Design Compiler，Physical Compiler，Cadence公司的RTL Compiler等。,8/17/202

5、0,5,Microelectronics School Xidian University,7.1.6 適配布線(xiàn) 按照特定的工藝要求和約束條件利用適配器進(jìn)行布局布線(xiàn)，最后生成版圖。對(duì)于芯片設(shè)計(jì)來(lái)講，這個(gè)過(guò)程通常分3步： （1）布局規(guī)劃。主要是標(biāo)準(zhǔn)單元、I/O Pad和宏單元的布局。 （2）時(shí)鐘樹(shù)生成（CTS Clock Tree Synthesis）。 （3）布局布線(xiàn)。 適配完成后，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果：（1）適配報(bào)告。（2）適配后的仿真模型。（3）器件編程文件。 在FPGA設(shè)計(jì)中各個(gè)廠家都提供了相應(yīng)的布局布線(xiàn)工具，例如Altera公司的Quartus II，Xilinx公司的ISE等。在芯片設(shè)計(jì)

6、領(lǐng)域，有Cadence公司提供的SOC Encounter和Synopsys公司的Astro等布局布線(xiàn)工具。,8/17/2020,6,Microelectronics School Xidian University,7.1.7 時(shí)序分析 時(shí)序驗(yàn)證的目的是為了檢查設(shè)計(jì)中是否有時(shí)序上的違規(guī)。同步電路的驗(yàn)證采用靜態(tài)時(shí)序分析實(shí)現(xiàn)，異步電路的驗(yàn)證則需要運(yùn)行特殊仿真激勵(lì)確認(rèn)。仿真工具可以用前仿真所用的工具。 靜態(tài)時(shí)序分析（STA）的功能是根據(jù)設(shè)計(jì)規(guī)范的要求檢查所有可能路徑的時(shí)序，不需要通過(guò)仿真或測(cè)試向量就可以有效地覆蓋門(mén)級(jí)網(wǎng)表中的每一條路徑，在同步電路設(shè)計(jì)中快速地找出時(shí)序上的異常。 可以識(shí)別的時(shí)序故障包

7、括：建立/保持和恢復(fù)/移除檢查(包括反向建立/保持)；最小和最大跳變；時(shí)鐘脈沖寬度和時(shí)鐘畸變；門(mén)級(jí)時(shí)鐘的瞬時(shí)脈沖檢測(cè)；總線(xiàn)競(jìng)爭(zhēng)與總線(xiàn)懸浮錯(cuò)誤；不受約束的邏輯通道；計(jì)算經(jīng)過(guò)導(dǎo)通晶體管、傳輸門(mén)和雙向鎖存的延遲；自動(dòng)對(duì)關(guān)鍵路徑、約束性沖突、異步時(shí)鐘域和某些瓶頸邏輯進(jìn)行識(shí)別與分類(lèi)。 PrimeTime是Synopsys公司開(kāi)發(fā)的進(jìn)行靜態(tài)時(shí)序分析（STA）的工具，它可以進(jìn)行精確的RC延遲計(jì)算，先進(jìn)的建模和時(shí)序驗(yàn)收,8/17/2020,7,Microelectronics School Xidian University,7.1.8 物理驗(yàn)證 物理驗(yàn)證通常包括設(shè)計(jì)規(guī)則檢測(cè)（DRC）、版圖與原理圖對(duì)照（LV

8、S）和信號(hào)完整性分析（SI）等。 目前主要的物理驗(yàn)證工具有Mentor公司的Calibre，Cadence公司的Dracula和Diva以及Synopsys公司的Hercules。此外各大廠商也推出了針對(duì)信號(hào)完整性分析的工具。,8/17/2020,8,Microelectronics School Xidian University,7.1.9 設(shè)計(jì)結(jié)束 在所有設(shè)計(jì)約束都已滿(mǎn)足，也達(dá)到了定時(shí)約束條件的情況下，就會(huì)發(fā)出最終設(shè)計(jì)結(jié)束的信號(hào)。這時(shí)可用于制造集成電路的掩膜集就準(zhǔn)備好了。掩膜集的描述是由幾何數(shù)據(jù)（通常為GDS-II格式）構(gòu)成的，這些數(shù)據(jù)決定了集成電路制造過(guò)程中的光掩膜步驟的順序。 將適配

9、器布局布線(xiàn)后形成的器件編程文件通過(guò)下載工具載入到具體的FPGA或CPLD芯片中，可以方便的實(shí)現(xiàn)設(shè)計(jì)要求。如果是大批量產(chǎn)品開(kāi)發(fā)，通過(guò)更換相應(yīng)的廠家綜合庫(kù)，便可以轉(zhuǎn)由ASIC實(shí)現(xiàn)。,8/17/2020,9,Microelectronics School Xidian University,7.2 測(cè)試和仿真工具 用HDL描述完一個(gè)硬件系統(tǒng)后要進(jìn)行仿真驗(yàn)證，而想要在在計(jì)算機(jī)終端上看到硬件描述語(yǔ)言的輸出的話(huà)，則需要通過(guò)硬件描述語(yǔ)言的仿真器來(lái)完成。常用的HDL仿真器有很多種，例如VCS，NCsim，Verilog HDL-XL，Modelsim，ActiveHDL等。根據(jù)所使用的編程語(yǔ)言不同可以將仿真器

10、分為Verilog HDL語(yǔ)言仿真器和VHDL語(yǔ)言仿真器；也可以根據(jù)工作方式不同分為事件驅(qū)動(dòng)（event-driven）的仿真器和時(shí)鐘驅(qū)動(dòng)（cycle-driven）的仿真器等類(lèi)型。這些工具中有的側(cè)重于IC設(shè)計(jì)（如NCsim，VCS等），有的側(cè)重于FPGA/CPLD的設(shè)計(jì)，如Modelsim和ActiveHDL等。,8/17/2020,10,Microelectronics School Xidian University,Modelsim仿真器在FPGA/CPLD設(shè)計(jì)中應(yīng)用廣泛，這是因?yàn)镸odelsim的出品公司為各種FPGA/CPLD廠家提供了OEM版本的Modelsim工具。Models

11、im仿真器可以用于仿真Verilog HDL語(yǔ)言，也可以用于仿真VHDL語(yǔ)言，同時(shí)也支持兩種語(yǔ)言混合仿真。 NCsim（根據(jù)使用語(yǔ)言不同分為NC-Verilog和NC-VHDL）和VCS分別由知名的EDA工具廠商Cadence和Synopsys公司提供，在IC設(shè)計(jì)中應(yīng)用廣泛。,8/17/2020,11,Microelectronics School Xidian University,7.2.1 Modelsim的使用,8/17/2020,12,Microelectronics School Xidian University,1建立庫(kù)并映射 建立并映射庫(kù)有兩種方法： 在Modelsim中選擇

12、File/New/Library，在彈出的對(duì)話(huà)框中填入庫(kù)名稱(chēng)，點(diǎn)擊OK就完成了庫(kù)的建立和映射。 在Modelsim提示符下運(yùn)行命令： vlib work2 vmap work work2 2新建工程項(xiàng)目 選擇下拉菜單File /New/Project命令，新建一個(gè)工程。在Project Name中輸入工程名，在Project Location下的對(duì)話(huà)框中，輸入保存該工程所有文件的文件夾的路徑名。Default Library Name對(duì)話(huà)框使用默認(rèn)設(shè)置work即可。,8/17/2020,13,Microelectronics School Xidian University,3輸入源代碼 選擇

13、主控Main窗口的下拉菜單File/New/Source/Verilog HDL選項(xiàng)，出現(xiàn)源代碼編輯窗口。將源代碼輸入并保存。源代碼文件shiftregist.v如下：,8/17/2020,14,Microelectronics School Xidian University,module shiftregist (data_out,clk,rst_n,load,data_load,ctr_shiftright,ctr_shiftleft,data_shiftright,data_shiftleft); parameter shiftregist_width=4; output shiftr

14、egist_width-1:0 data_out; input shiftregist_width-1:0 data_load; input load,clk,rst_n,ctr_shiftright,ctr_shiftleft,data_shiftright,data_shiftleft; reg shiftregist_width-1:0 data_out; always (posedge clk or negedge rst_n) if (!rst_n) data_out=0; else if (load) data_out=data_load; else if (ctr_shiftri

15、ght) data_out=data_shiftright,data_outshiftregist_width-1:1; else if (ctr_shiftleft) data_out=data_outshiftregist_width-2:0,data_shiftleft; else data_out=data_out; endmodule,4將文件添加到工程中 剛才輸入的文件已經(jīng)保存在當(dāng)前Project的文件夾中。在Main窗口選擇Project/Add to Project/Existing File選項(xiàng)將文件添加到工程中。 5編譯源代碼 在Workplace窗口Project對(duì)話(huà)框中

16、選中shiftregist.v，然后在主控Main窗口中選中Compile/Compile selected選項(xiàng)對(duì)源代碼進(jìn)行編譯。編譯成功后，transcript對(duì)話(huà)框中將報(bào)告“#Compile of shiftregist.v was successful”。如果當(dāng)前工程中有多個(gè).v文件，則可以選擇Compile/Compile selected選項(xiàng)完成對(duì)源代碼文件的批量編譯，也可以一次選擇多個(gè)文件進(jìn)行編譯。,8/17/2020,15,Microelectronics School Xidian University,6建立并添加測(cè)試文件 用Verilog HDL編寫(xiě)測(cè)試激勵(lì)文件，然后進(jìn)行仿

17、真的操作。先輸入測(cè)試激勵(lì)文件，然后進(jìn)行仿真的操作。先輸入測(cè)試激勵(lì)文件的源代碼，并存盤(pán)；然后將該文件添加到當(dāng)前的工程項(xiàng)目中，再對(duì)該文件進(jìn)行編譯，其操作過(guò)程與前面介紹的相同。帶控制端的移位寄存器的測(cè)試激勵(lì)源代碼文件testbench_shiftregist.v如下：,8/17/2020,16,Microelectronics School Xidian University,module testbench_shiftregist; parameter shiftregist_width=4; reg shiftregist_width-1:0 data_load; reg load,clk,rs

18、t_n,ctr_shiftright,ctr_shiftleft,data_shiftright,data_shiftleft; wire shiftregist_width-1:0 data_out; always #5 clk=clk; initial begin data_load=0;load=0;rst_n=1;ctr_shiftright=0;ctr_shiftleft=0;clk=0; data_shiftright=0;data_shiftleft=0; end,initial begin #10 rst_n=0;#3 rst_n=1;end initial begin #15 load=1;data_load=4b1010;#10 load=0; end initial begin #30 ctr_shiftright=1;#20 data_shiftright=1;#20 ctr_shiftright=0; #20 ctr_shiftleft=1;#25 data_shiftleft=1;#20 data_shiftleft=0; end shiftregist U1 (.clk(clk),.rst_n(rst_n),.load(load),.ctr_shiftright(ctr_shiftright),