1、數(shù)字電路及系統(tǒng)設(shè)計,第四章 組合邏輯電路,時序邏輯電路,數(shù)字電路,組合邏輯電路,組合邏輯電路框圖,4.1 組合邏輯電路的分析,(1) 由邏輯圖寫出輸出端的邏輯函數(shù)表達(dá)式,(2) 化簡,(3) 列真值表,(4) 寫出邏輯功能,已知邏輯電路,確定,邏輯功能,分析步驟：,例 ：分析下圖的邏輯功能,(1) 寫出邏輯表達(dá)式,(2) 列真值表,加法器: 實現(xiàn)二進(jìn)制加法運算的電路,進(jìn)位,不考慮低位 來的進(jìn)位,要考慮低位 來的進(jìn)位,(2) 列真值表,(3)寫出邏輯功能:,一位全加器,一位全加器邏輯符號：,半加器真值表,半加器邏輯電路圖,全減器真值表,4.2 組合邏輯電路的設(shè)計,設(shè)計步驟如下：,例1：設(shè)計三人表

2、決電路,要求少數(shù)服從多數(shù). 要求: 輸入變量A、B、C代表三個人“1”為同意, “0”為不同意;輸出L “1”代表通過， “0”為不通過。,(1) 列邏輯狀態(tài)表,(2) 寫出邏輯表達(dá)式,在一種組合中，各輸入變量之間是“與”關(guān)系,各組合之間是“或”關(guān)系,(3) 用“與非”門構(gòu)成邏輯電路,由卡圖諾可知，該函數(shù)可化簡。,1,1,1,1,(4) 畫出邏輯圖,七段顯示器的結(jié)構(gòu)由8個發(fā)光二極管構(gòu)成,例2:設(shè)計一個四輸入變量,顯示英文字母OHELP 。,(1) 根據(jù)邏輯要求列真值表,a,1,1,1,0,0,b,1,1,1,0,0,c,1,1,0,0,0,d,0,0,1,1,1,0,0,1,1,1,g,邏輯電

3、路圖:,集成電路規(guī)模的劃分: 小規(guī)模集成電路SSI 器件集成。如與非門等 中規(guī)模集成電路MSI 構(gòu)件集成。如數(shù)據(jù)選擇器、譯碼器、編碼器、計數(shù)器、寄存器等。 大規(guī)模集成電路LSI子系統(tǒng)集成。LCD控制器、按鍵顯示掃描管理器等。 超大規(guī)模集成電路VLSI系統(tǒng)集成。 單片機(jī)、處理器（CPU）等。,4.3中規(guī)模組合電路器件,4.3.1編碼器,編碼:把二進(jìn)制碼按一定規(guī)律編排，使每組代碼具有一 定特定的意義。,編碼器:具有編碼功能的邏輯電路稱為編碼器。,n 位二進(jìn)制代碼有 2 n種組合，可以表示 2n 個信息。,要表示N個信息所需的二進(jìn)制代碼應(yīng)滿足 2n N n:二進(jìn)制位數(shù),當(dāng)有兩個或兩個以上的信號同時輸

4、入編碼電路，電路只能對其中一個優(yōu)先級別高的信號進(jìn)行編碼。,即允許幾個信號同時有效，但電路只對其中優(yōu)先級別高的信號進(jìn)行編碼，而對其它優(yōu)先級別低的信號不予理睬。,1. 8/3線優(yōu)先編碼器（74148）,邏輯符號,集成8/3線優(yōu)先編碼器的端口和功能,應(yīng)用:集成8/3線優(yōu)先編碼器的端口擴(kuò)展,4.3.2譯碼器,譯碼: 把二進(jìn)制代碼轉(zhuǎn)換成一般信號輸出,譯碼器:執(zhí)行譯碼功能的電路,集成譯碼器:2/4譯碼器 3/8譯碼器 4/10譯碼器 4/16譯碼器,3/8 譯 碼 器,A2,A1,A0,E1,小圈與反變量成對使用,說明低電平有效,工作狀態(tài):,E1=“1”,74138,74138譯碼器的真值表,功能:,應(yīng)用

5、: 1.作為函數(shù)發(fā)生器,例:用3/8譯碼器構(gòu)成F1=ABC F2=m(1,2,3,5,6,7),“0”有效,用與非門 “1”有效,用或門,F2=m(1,2,3,5,6,7)=M0M4=,32,數(shù)據(jù)分配器：相當(dāng)于有多個輸出的單刀多擲開關(guān)，將從一個數(shù)據(jù)源來的數(shù)據(jù)分時送到多個不同的通道上去的邏輯電路。,數(shù)據(jù)分配器示意圖,2.作為數(shù)據(jù)分配器,X2,X1,X0,地 址 輸 入,D,數(shù)據(jù) 脈沖,輸入,D=1 X2X1X0=110,D=0 X2X1X0=110,信號從E1進(jìn),CT74LS139型譯碼器,74LS42二十進(jìn)制譯碼器,74LS42功能表,二-十進(jìn)制顯示譯碼器,在數(shù)字電路中，常常需要把運算結(jié)果用十

6、進(jìn)制 數(shù)顯示出來，這就要用顯示譯碼器。,集成BCD碼/七段顯示譯碼/驅(qū)動器7448,7447功能框圖,BCD碼/七段顯示譯碼/驅(qū)動器,輸入：一位BCD碼（A3、A2、A1、A0）；,三個控制信號,均為低電平有效，控制優(yōu)先級為：,滅燈；,試燈；,滅零。,輸出：七個開關(guān)量段信號（Ya、Yb、Yc、Yd、Ye、Yf） 控制七段顯示器的七個發(fā)光二極管顯示與輸入BCD碼 對應(yīng)的十進(jìn)制數(shù)符。,7448：驅(qū)動共陰顯示器(BS201A )，輸出高電平有效 共陰公共端低電平驅(qū)動、段信號高電平驅(qū)動,滅零控制功能的8位數(shù)碼顯示:（4位整數(shù)、4位小數(shù)）,=0,且輸入BCD碼為0000時, 滅零。,整數(shù)部分的高位和小數(shù)

7、部分的低位0滅顯。,整數(shù)部分最低位和小數(shù)部分最高位的0必須顯示，,=1。,4.3.3. 數(shù)據(jù)選擇器,從多路數(shù)據(jù)中選擇其中所需要的一路數(shù)據(jù)輸出。,例：四選一數(shù)據(jù)選擇器,輸出數(shù)據(jù),使能端,1K,1 1,1K,CT74LS151功能表,解：將邏輯函數(shù)式用最小項表示,將輸入變量A、B、C分別對應(yīng)地接到數(shù)據(jù)選 擇器的選擇端A2 、A1 、 A0。由狀態(tài)表可知,將數(shù)據(jù)輸入端D3 、D5 、 D6 、 D7 接“1”，其余輸入端接“0”，即可實現(xiàn)輸出Y，如圖所示。,例:用CT74LS151型8選1數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)式 Y=AB+BC+CA,將輸入變量A、B、C分別對應(yīng)地接到數(shù)據(jù)選擇器的選擇端 A2 、A

8、1 、 A0。由狀態(tài)表可知, 將數(shù)據(jù)輸入端D3 、D5 、 D6 、 D7 接“1”,其余輸入端接“0”,即可實現(xiàn)輸出Y, 如圖所示。,CT74LS151功能表,降維法:,例:用一片4/1MUX實現(xiàn)F(U,V,W)=m(3,5,6,7),F,0,0,0,0,降維法,變量進(jìn)入卡諾圖,F,U,V,0,W,W,1,4/1,D0,D1,D2,D3,A1,A0,Y,“0”,U,V,“W”,“W”,“1”,F,0,1,0,1,1,1,1,1,擴(kuò)展：4/18/1,分時擴(kuò)展變?yōu)?/1：,A2 A1 A0,0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1,Y,D0,

9、D1,D2,D3,D4,D5,D6,D7,4.3.4 數(shù)據(jù)分配器,數(shù)據(jù)輸入,使能端,D,Y0,Y1,Y2,Y3,E,數(shù)據(jù)輸出端,確定芯片是否工作,將一個數(shù)據(jù)分時分送到多個輸出端輸出。,數(shù)據(jù)分配器的功能表,Y3 Y2 Y1 Y0,應(yīng)用: 多路選擇器、分配器構(gòu)成的單向總線,多路信號采用一條信號線分時傳送,4.3.5數(shù)值比較器的定義及功能,數(shù)值比較器:兩數(shù)A、B進(jìn)行比較，以判斷其大小的邏輯電路。,1. 1位數(shù)值比較器:,將兩個1位二進(jìn)制數(shù)A、B進(jìn)行比較,真值表,邏輯表達(dá)式,邏輯圖,2.多位數(shù)值比較器的定義及功能,多位數(shù)值比較器的設(shè)計原則,先從高位比起,高位不等時，數(shù)值的大小由高位確定。,若高位相等,

10、則再比較低位數(shù),比較結(jié)果由低位的比較結(jié)果決定。,55,(1) 集成數(shù)值比較器74LS85的功能,74LS85的引腳圖,74LS85是四位數(shù)值比較器,74LS85比較器不僅能比較兩個4位二進(jìn)制數(shù)的大小，還能接受其它芯片比較結(jié)果的輸出。,74LS85的示意框圖,3.集成數(shù)字比較器,56,4 位數(shù)值比較器74LS85功能表,串聯(lián)擴(kuò)展方式 : 用兩片7485組成8位數(shù)值比較器,低位片,高位片,低四位,高四位,輸出,在位數(shù)較多且要滿足一定的速度要求時采取并聯(lián)方式，它比串聯(lián)擴(kuò)展方式工作速度快。,(2) 集成數(shù)值比較器的擴(kuò)展,并聯(lián)擴(kuò)展方式: 用7485組成16位數(shù)值比較器,B3A3B0A0,B7A7B4A4

11、,B11A11B8A8,B15A15B12A12,輸出,如何實現(xiàn)兩個四位二進(jìn)制數(shù)相加？ A3 A2 A1 A0 + B3 B2 B1 B0 =?,(1)串行進(jìn)位加法器-采用四個1位全加器組成,低位的進(jìn)位信號送給鄰近高位作為輸入信號，任一位的加法運算必須在低一位的運算完成之后才能進(jìn)行。,串行進(jìn)位加法器運算速度不高。,4.3.6多位數(shù)加法器,(2) 超前進(jìn)位加法器,進(jìn)位輸入是由專門的“進(jìn)位門”綜合所有低位的加數(shù)、被加數(shù)及最低位進(jìn)入輸入后來提供。,換言之，該電路能使每位的進(jìn)位直接由加數(shù)和被加數(shù)直接產(chǎn)生，而無需等待與低位的進(jìn)位信號，稱之為“快速加法器”或”超前進(jìn)位加法器”。,全加器除了可作為二進(jìn)制的加

12、法運算外，還可做其它方面的應(yīng)用，如乘法運算、實現(xiàn)碼制變換、8421BCD碼的加法運算等。,例：用4位加法器設(shè)計一個代碼轉(zhuǎn)換電路。當(dāng)控制信號X=0時，輸入8421BCD碼，輸出余3碼;當(dāng)X=1時，輸入余3碼，輸出8421BCD碼。,解:,輸入為8421BCD碼時加3(0011)輸出余3碼; 輸入為余3碼時減3輸出8421BCD碼, 減3可以用加3的補(bǔ)碼1101實現(xiàn)。,用信號X控制代碼轉(zhuǎn)換: 當(dāng)X=0時,輸入8421BCD碼加0011后輸出余3碼; 當(dāng)X=1時,輸入余3碼加1101后輸出8421BCD碼。,顯然,加法器A輸入待轉(zhuǎn)換碼,B輸入B3=B2=X, B1=X,B0=1, C-1=0;,或B

13、輸入B3=B2=X, B1=X,B0=1,C-1=0;,例：用4位加法器設(shè)計一個代碼轉(zhuǎn)換電路。當(dāng)控制信號X=0時，輸入8421BCD碼，輸出余3碼;當(dāng)X=1時，輸入余3碼，輸出8421BCD碼。,代碼轉(zhuǎn)換電路,例:采用四位全加器74283實現(xiàn)一位8421BCD碼加 法電路,解: 若和小于等于9結(jié)果正確,若和大于9則結(jié)果錯誤，若要得 到正確結(jié)果，則需加6(011)修正,若和產(chǎn)生進(jìn)位，則結(jié)果錯誤，也需加6修正。,一位BCD碼加法器調(diào)整表,C(S9)的卡諾圖,4.4 組合邏輯中的競爭冒險,電路輸出信號與輸入信號不符合應(yīng)有的邏輯關(guān)系。,1.競爭冒險的概念及其產(chǎn)生的原因,競爭由于信號通過邏輯門有傳輸時間

14、延遲，同時輸入電路的信號通過不同途徑到達(dá)同一個門的時間有先后。,冒險由于競爭原因造成邏輯門錯誤輸出干擾脈沖的現(xiàn)象。,在A信號的上升沿(0-1)產(chǎn)生正脈沖冒險,在A信號的下降沿(1-0)產(chǎn)生負(fù)脈沖冒險,(1)增加封鎖脈沖,2.消除競爭冒險的方法,輸入信號改變時，封鎖信號有效，邏輯門輸出不能改變; 輸入信號穩(wěn)定后，封鎖信號無效，允許邏輯門輸出改變。 封鎖與門的脈沖為0，封鎖或門的脈沖為1。,(2)增加選通脈沖,輸入信號改變時，選通信號無效，封鎖邏輯門; 輸入信號穩(wěn)定后，選通信號有效，允許邏輯門輸出改變。 選通與門的脈沖為1，選通或門的脈沖為0。 需要考慮封鎖信號、選通信號與輸入信號的時序關(guān)系。,(3)接濾波電容,利用電容的充放電作用消除冒險產(chǎn)生的窄脈沖,如果邏輯電路在較慢速度下工作，為了消去競爭冒險，可以在輸出端并聯(lián)一電容器。致使輸出波形上升沿和下降沿變化比較緩慢，可對于很窄的負(fù)跳變脈沖起到平波的作用。 在對波形要求較嚴(yán)格時，應(yīng)再加整形電路。,使用 此方法時要適當(dāng)選擇時間常數(shù)(=RC)，要求足夠大，以便“削平”尖脈沖；但又不能太大，以免使正常的輸出發(fā)生畸變。,3、修改邏輯設(shè)計若卡諾圖中乘積