1、1,4 組合邏輯電路,4.1組合邏輯電路的分析,4.2組合邏輯電路的設(shè)計(jì),4.3組合邏輯電路中的競(jìng)爭(zhēng)和冒險(xiǎn),4.4常用組合邏輯集成電路,4.5組合可編程電路,2,教學(xué)基本要求,1.熟練掌握組合邏輯電路的分析方法和設(shè)計(jì)方法 2.掌握編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)值比較器和加法器的邏輯功能及其應(yīng)用； 3.學(xué)會(huì)閱讀MSI器件的功能表，并能根據(jù)設(shè)計(jì)要求完成電路的正確連接。,3,邏輯函數(shù)的實(shí)現(xiàn),一個(gè)邏輯函數(shù)可以有許多種不同的表示形式。對(duì)于同一個(gè)邏輯函數(shù)其表達(dá)式的形式盡管不同，但它們所表示的邏輯功能應(yīng)該都是相同的。,函數(shù)表示形式與實(shí)現(xiàn)該函數(shù)的邏輯電路之間有著對(duì)應(yīng)的關(guān)系。即：每一種函數(shù)形式都對(duì)應(yīng)于一種邏輯電

2、路。在設(shè)計(jì)邏輯電路時(shí)，需根據(jù)給定的門(mén)電路類(lèi)型，將最簡(jiǎn)“與或”式或最簡(jiǎn)“或與”式變換為相應(yīng)形式的表達(dá)式。,4,一.用“與非”門(mén)實(shí)現(xiàn)邏輯函數(shù),因?yàn)椋?F=AB= “與”運(yùn)算 F=A+B= = “或”運(yùn)算 F= = “非”運(yùn)算,從上式可知，只要有“與非”運(yùn)算，便可實(shí)現(xiàn)“與”、“或”、“非”三種運(yùn)算，即只要有了“與非”門(mén)，就可實(shí)現(xiàn)任何邏輯函數(shù)。故稱(chēng)“與非”門(mén)為通用門(mén)。,5,用“與非”門(mén)實(shí)現(xiàn)邏輯函數(shù)的步驟如下：,1.求出函數(shù)的最簡(jiǎn)“與或”式 2.將最簡(jiǎn)“與或”式變換成“與非與非”式。有兩種方法： 對(duì)原函數(shù)F兩次求反。（F較簡(jiǎn)單用，可省門(mén)電路） 對(duì)反函數(shù)F三次求反。（F較簡(jiǎn)單用，可省門(mén)電路） 3.畫(huà)出邏輯

3、電路圖。,6,例：用“與非”門(mén)實(shí)現(xiàn)邏輯函數(shù)F（A，B，C，D）=,解：先用卡諾圖對(duì)F進(jìn)行化簡(jiǎn)，以得到F的最簡(jiǎn)“與或”式。 F（A，B，C，D）=,F,7,再對(duì)F兩次取反，得函數(shù)的“與非與非”式。 F（A，B，C，D）= 最后畫(huà)出F的兩級(jí)“與非”電路(a):,8,若不限制邏輯的級(jí)數(shù)，則可將F按另一方式進(jìn)行變換為： F（A，B，C，D）= = = =,9,由此式可得一個(gè)三級(jí)“與非”電路（b）:,顯然，（b）電路比（a）更簡(jiǎn)單。,10,二用“或非”門(mén)實(shí)現(xiàn)邏輯函數(shù),因?yàn)椋?F= = “與”運(yùn)算 F= = “或”運(yùn)算 F= = “非”運(yùn)算 所以，用“或非”門(mén)也可構(gòu)成各種邏輯功能的邏輯電路，即“或非”門(mén)也

4、稱(chēng)為通用門(mén)。,11,用“或非”門(mén)實(shí)現(xiàn)邏輯函數(shù)的步驟如下：,1求出函數(shù)的最簡(jiǎn)“或-與”表達(dá)式 2將最簡(jiǎn)“或-與”式變換成“或非-或非”式。對(duì)原函數(shù)F兩次求反。 3畫(huà)出邏輯電路圖。,12,三用“與或非”門(mén)實(shí)現(xiàn)邏輯函數(shù),用相應(yīng)的“與或非”門(mén)可實(shí)現(xiàn)任何邏輯功能，因?yàn)榇碎T(mén)也包含了“與”“或”“非”三種基本運(yùn)算。,13,用“與或非”門(mén)實(shí)現(xiàn)邏輯函數(shù)F的步驟：,1求F的最簡(jiǎn)“與-或”表達(dá)式。 2將F的最簡(jiǎn)“與-或”式變換為F的“與或非”式。（對(duì)函數(shù)F的反函數(shù)一次求反）。 3畫(huà)邏輯圖,14,四用“異或”門(mén)實(shí)現(xiàn)邏輯函數(shù),“異或”不能表征所有的邏輯功能。但某些函數(shù)用卡諾圖來(lái)表示時(shí)，其0，1小方格排列很有規(guī)律，若將該

5、函數(shù)變換為“異或”式，用異或門(mén)來(lái)實(shí)現(xiàn)較用其它門(mén)電路簡(jiǎn)單。,15,例：實(shí)現(xiàn)邏輯函數(shù) F（A，B，C）=,解：先作出該函數(shù)的卡諾圖：從卡諾圖可見(jiàn)該函數(shù)已為最簡(jiǎn)，即： F（A，B，C）=,F,16,若用“與非”門(mén)實(shí)現(xiàn)之，可直接對(duì)上式兩次求反，得： F（A，B，C）= 可見(jiàn)需5個(gè)“與非”門(mén)才能實(shí)現(xiàn),17,而若用“異或”運(yùn)算描述，則有：,F（A，B，C）= = = = =,18,顯然，用“異或”門(mén)比用“與非”門(mén)實(shí)現(xiàn)要簡(jiǎn)單得多。,邏輯圖見(jiàn)下：,19,組合邏輯電路的一般框圖,Li = f (A1, A2 , , An ) (i=1, 2, , m),工作特征: 組合邏輯電路工作特點(diǎn):在任何時(shí)刻，電路的輸出狀

6、態(tài)只取決于同一時(shí)刻的輸入狀態(tài)而與電路原來(lái)的狀態(tài)無(wú)關(guān)。,序 關(guān)于組合邏輯電路,結(jié)構(gòu)特征: 1、輸出、輸入之間沒(méi)有反饋延遲通路。 2、不含記憶單元,20,二. 組合邏輯電路的分析步驟：,4.1 組合邏輯電路分析,1、 由邏輯圖寫(xiě)出各輸出端的邏輯表達(dá)式；,2、 化簡(jiǎn)和變換邏輯表達(dá)式；,3、 列出真值表；,4、 根據(jù)真值表或邏輯表達(dá)式，經(jīng)分析最后確定其功能。,根據(jù)已知的邏輯電路，經(jīng)分析確定電路的的邏輯功能。并在必要時(shí)運(yùn)用邏輯函數(shù)化簡(jiǎn)方法對(duì)邏輯電路設(shè)計(jì)是否合理和經(jīng)濟(jì)進(jìn)行評(píng)價(jià)。,一. 組合邏輯電路分析,21,三、組合邏輯電路的分析舉例,例1：分析如圖所示邏輯電路的功能。,1.根據(jù)邏輯圖寫(xiě)出輸出函數(shù)的邏輯表

7、達(dá)式,2. 列寫(xiě)真值表。,3. 確定邏輯功能：,解：,輸入變量的取值中有奇數(shù) 個(gè)1時(shí)，L為1，否則L為0, 電路具有為奇校驗(yàn)功能。,如要實(shí)現(xiàn)偶校驗(yàn)，電路應(yīng)做何改變？,22,例2： 試分析下圖所示組合邏輯電路的邏輯功能。,解：1、根據(jù)邏輯電路寫(xiě)出各輸出端的邏輯表達(dá)式，并進(jìn)行化簡(jiǎn)和變換。,X = A,23,2、列寫(xiě)真值表,X = A,真值表,24,這個(gè)電路邏輯功能是對(duì)輸入的二進(jìn)制碼求反碼。最高位為符號(hào)位，0表示正數(shù)，1表示負(fù)數(shù)，正數(shù)的反碼與原碼相同；負(fù)數(shù)的數(shù)值部分是在原碼的基礎(chǔ)上逐位求反。,3、確定電路邏輯功能,真值表,25,1、邏輯抽象：根據(jù)實(shí)際邏輯問(wèn)題的因果關(guān)系確定輸入、輸 出變量，并定義邏輯

8、狀態(tài)的含義；,2、根據(jù)邏輯描述列出真值表；,3、由真值表寫(xiě)出邏輯表達(dá)式;,5、 畫(huà)出邏輯圖。,4、根據(jù)器件的類(lèi)型,簡(jiǎn)化和變換邏輯表達(dá)式,二、組合邏輯電路的設(shè)計(jì)步驟,一、組合邏輯電路的設(shè)計(jì)：組合邏輯電路的設(shè)計(jì)與分析過(guò)程正好相反。它是根據(jù)給定的邏輯功能或邏輯要求，求得實(shí)現(xiàn)這個(gè)功能或要求的最簡(jiǎn)單的邏輯電路。,4.2 組合邏輯電路的設(shè)計(jì),26,例1：某火車(chē)站有特快、直快和慢車(chē)三種類(lèi)型的客運(yùn)列車(chē)進(jìn)出，試用兩輸入與非門(mén)和反相器設(shè)計(jì)一個(gè)指示列車(chē)等待進(jìn)站的邏輯電路，3個(gè)指示燈一、二、三號(hào)分別對(duì)應(yīng)特快、直快和慢車(chē)。列車(chē)的優(yōu)先級(jí)別依次為特快、直快和慢車(chē)，要求當(dāng)特快列車(chē)請(qǐng)求進(jìn)站時(shí)，無(wú)論其它兩種列車(chē)是否請(qǐng)求進(jìn)站，一號(hào)

9、燈亮。當(dāng)特快沒(méi)有請(qǐng)求，直快請(qǐng)求進(jìn)站時(shí)，無(wú)論慢車(chē)是否請(qǐng)求，二號(hào)燈亮。當(dāng)特快和直快均沒(méi)有請(qǐng)求，而慢車(chē)有請(qǐng)求時(shí)，三號(hào)燈亮。,27,解：1、 邏輯抽象。,輸入信號(hào): 設(shè)I0、I1、I2分別為特快、直快和慢車(chē)的進(jìn)站請(qǐng)求信號(hào)， 且有進(jìn)站請(qǐng)求時(shí)為1，沒(méi)有請(qǐng)求時(shí)為0。,輸出信號(hào): 設(shè)L0、L1、L2分別為3個(gè)指示燈的狀態(tài)，且燈亮為1，燈滅為0。,根據(jù)題意列出真值表,2、寫(xiě)出各輸出邏輯表達(dá)式。,L0 = I0,28,L0 = I0,3、 根據(jù)要求將上式變換為與非形式,29,4、 根據(jù)輸出邏輯表達(dá)式畫(huà)出邏輯圖。,30,例2 試設(shè)計(jì)一個(gè)碼轉(zhuǎn)換電路，將4位格雷碼轉(zhuǎn)換為自然二進(jìn) 制碼?？梢圆捎萌魏芜壿嬮T(mén)電路來(lái)實(shí)現(xiàn)。,解

10、：(1) 明確邏輯功能，列出真值表。,設(shè)輸入變量為G3、G2、G1、G0為格雷碼，,當(dāng)輸入格雷碼按照從0到15遞增排序時(shí)，可列出邏輯電路真值表,輸出變量B3、B2、B1和B0 為自然二進(jìn)制碼。,31,邏輯電路真值表,32,(2) 畫(huà)出各輸出函數(shù)的卡諾圖，并化簡(jiǎn)和變換。,33,34,(3) 根據(jù)邏輯表達(dá)式，畫(huà)出邏輯圖,35,4.3 組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn),4.3.1 傳輸時(shí)延及影響,4.3.2 競(jìng)爭(zhēng)與險(xiǎn)象的產(chǎn)生,4.3.3 險(xiǎn)象的判別,4.3.4 險(xiǎn)象的消除,36,4.3 組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn),前面討論組合邏輯電路時(shí)，只研究了輸入與輸出穩(wěn)態(tài)之間的關(guān)系，而沒(méi)有考慮信號(hào)的傳輸時(shí)延問(wèn)題。實(shí)際上，

11、因任何邏輯門(mén)電路都不可避免地存在分布電容和引線電感，故信號(hào)通過(guò)門(mén)電路和導(dǎo)線時(shí)都會(huì)產(chǎn)生一定的時(shí)間延遲。,37,4.3.1 傳輸時(shí)延及影響,信號(hào)從輸入端傳送到輸出端會(huì)產(chǎn)生一定的時(shí)間延遲。對(duì)單個(gè)門(mén)來(lái)講，時(shí)間延遲僅表現(xiàn)為輸入變化引起輸出變化時(shí)所出現(xiàn)的滯后現(xiàn)象。,38,例：設(shè)一個(gè)兩輸入“與非”門(mén)的延遲時(shí)間為tpd，當(dāng)B=1而A由0變到1再回到0時(shí)，輸出將由1變到0再變到1，見(jiàn)下圖所示為其輸出、輸入時(shí)間圖,tpd :延遲時(shí)間,“與非”門(mén)延遲時(shí)間的影響,39,由圖可見(jiàn)，輸入信號(hào)經(jīng)過(guò)tpd后才傳輸?shù)捷敵龆耍摧敵鰧?duì)輸入的響應(yīng)滯后了tpd的時(shí)間。,一般說(shuō)，延遲時(shí)間對(duì)數(shù)字系統(tǒng)是一個(gè)有害的因素，它可使系統(tǒng)操作速度下

12、降，引起電路中信號(hào)的波形參數(shù)變壞等，更嚴(yán)重的是在電路中產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的問(wèn)題。,40,4.3.2 競(jìng)爭(zhēng)與險(xiǎn)象的產(chǎn)生,我們知道，任何一種實(shí)際的邏輯門(mén)電路均存在著延遲時(shí)間，而在由這樣的邏輯門(mén)電路構(gòu)成的組合電路中，某個(gè)輸入信號(hào)可能經(jīng)過(guò)兩條以上的途徑到達(dá)同一終點(diǎn) 輸出端，但由于不同的途徑傳輸時(shí)延各不相同。故信號(hào)到達(dá)終點(diǎn)的時(shí)間就有先有后，這一現(xiàn)象稱(chēng)為競(jìng)爭(zhēng)現(xiàn)象。,41,大多數(shù)組合電路都存在著競(jìng)爭(zhēng)現(xiàn)象，競(jìng)爭(zhēng)的結(jié)果有可能產(chǎn)生錯(cuò)誤的輸出。,臨界競(jìng)爭(zhēng)：能產(chǎn)生錯(cuò)誤結(jié)果的競(jìng)爭(zhēng)現(xiàn)象。 非臨界競(jìng)爭(zhēng)：不會(huì)產(chǎn)生錯(cuò)誤結(jié)果的競(jìng)爭(zhēng)現(xiàn)象。,42,組合電路中，由于存在著臨界競(jìng)爭(zhēng)，電路的輸出同輸入之間的正常邏輯關(guān)系可能暫時(shí)被破壞，而產(chǎn)生短暫

13、的錯(cuò)誤輸出。該現(xiàn)象稱(chēng)為冒險(xiǎn)現(xiàn)象，簡(jiǎn)稱(chēng)險(xiǎn)象。,險(xiǎn)象是一種瞬態(tài)現(xiàn)象，它所產(chǎn)生的短暫的錯(cuò)誤輸出，是一種寬度很窄的輸出脈沖，俗稱(chēng)毛刺或尖峰脈沖。,43,靜態(tài)險(xiǎn)象：因輸入變量的變化使本應(yīng)不變的輸出產(chǎn)生毛刺。如教材134頁(yè)的圖4.3.1及圖4.3.2所示。 動(dòng)態(tài)險(xiǎn)象：當(dāng)輸入有變化時(shí)，輸出本應(yīng)由0變?yōu)?（或由1變?yōu)?），但在變化過(guò)程中出現(xiàn)了毛刺，即使輸出出現(xiàn)0101（或1010）型的變化。,44,動(dòng)態(tài)險(xiǎn)象是由靜態(tài)險(xiǎn)象發(fā)展而來(lái)的，故若邏輯電路中沒(méi)有靜態(tài)險(xiǎn)象則也不會(huì)有動(dòng)態(tài)險(xiǎn)象。,例：由“與非”門(mén)構(gòu)成的一個(gè)組合電路中，有三個(gè)輸入，一個(gè)輸出，其輸出函數(shù)表達(dá)式為：,45,設(shè)輸入變量B=C=1，則函數(shù)式變?yōu)椋?具有險(xiǎn)象

14、的邏輯電路及時(shí)間圖,1,1,46,由互補(bǔ)律知，無(wú)論A如何變化，該式的值恒為1。但這只是理想狀態(tài)下得出的結(jié)論。實(shí)際情況怎樣呢？現(xiàn)在讓我們來(lái)考慮一下電路中存在延遲時(shí)間的情況，設(shè)每個(gè)門(mén)的延遲時(shí)間為tpd，則上圖的時(shí)間圖形象直觀地說(shuō)明了當(dāng)A由0到1再回到0時(shí)，電路中各“與非”門(mén)的輸出與輸入的關(guān)系。,47,其中存在一次競(jìng)爭(zhēng)，但是一次非臨界競(jìng)爭(zhēng)，而則是一次臨界競(jìng)爭(zhēng)，因?yàn)榇舜胃?jìng)爭(zhēng)產(chǎn)生了險(xiǎn)象（一個(gè)負(fù)跳變的尖脈沖），并稱(chēng)這種險(xiǎn)象為偏1型險(xiǎn)象（即有101型式的輸出）。反之，若出現(xiàn)010型的輸出，則稱(chēng)為偏0型險(xiǎn)象（注：有些文獻(xiàn)規(guī)定的正好相反）。,48,顯然，該項(xiàng)險(xiǎn)象為靜態(tài)險(xiǎn)象。 由此可見(jiàn)，盡管險(xiǎn)象是暫時(shí)的，但仍可能

15、引起電路工作不可靠，尤其當(dāng)有險(xiǎn)象的組合電路與時(shí)序電路發(fā)生聯(lián)系時(shí)，則可能產(chǎn)生更為嚴(yán)重的后果。因此，必須加以識(shí)別并設(shè)法消除。,49,4.3.3 險(xiǎn)象的判別,產(chǎn)生險(xiǎn)象的條件可從邏輯表達(dá)式判斷出來(lái)，其方法有： 代數(shù)法 卡諾圖法,50,1. 代數(shù)法,從邏輯函數(shù)表達(dá)式的結(jié)構(gòu)來(lái)判斷是否具有產(chǎn)生險(xiǎn)象的條件。,51,當(dāng)某一變量x同時(shí)以原變量和反變量形式出現(xiàn)時(shí)，則該變量具備競(jìng)爭(zhēng)條件。進(jìn)一步看，將表達(dá)式中其它變量給予特定的取值（0或1），從而消去這些變量，只保留待研究的變量x，若函數(shù)表達(dá)式會(huì)成為下列兩種形式之一，則說(shuō)明對(duì)應(yīng)的邏輯電路可能存在險(xiǎn)象。,52,解：觀察給出的函數(shù)式，可發(fā)現(xiàn)A、C兩變量均具有競(jìng)爭(zhēng)條件，故應(yīng)對(duì)

16、這兩變量分別進(jìn)行分析。,試判斷該函數(shù)電路是否可能產(chǎn)生險(xiǎn)象。,例：已知某組合電路的邏輯函數(shù)為：,53,先考慮變量A，為此，將B，C的各種取值組合分別代入函數(shù)式中，得到如下結(jié)果：,BC=00, BC=01, BC=10, BC=11,54,可見(jiàn)，當(dāng)BC=11時(shí)，A的變化可能使電路產(chǎn)生險(xiǎn)象，且為偏1型險(xiǎn)象 類(lèi)似地，將A，B兩變量的各種取值代入函數(shù)式中，可判斷變量C的情況，,由此可見(jiàn)，變量C的變化不會(huì)產(chǎn)生險(xiǎn)象。,AB=00, AB=01, AB=10, AB=11,55,2 卡諾圖法,由于在卡諾圖中，函數(shù)式中的每個(gè)“與”項(xiàng)對(duì)應(yīng)于一個(gè)卡諾圈。若兩個(gè)卡諾圈存在著 “相切”關(guān)系，且該“相切”部分又沒(méi)有被另外

17、的同一卡諾圈所包圍，則該邏輯電路可能產(chǎn)生險(xiǎn)象。,56,例：某邏輯電路的函數(shù)式為：,試用卡諾圖法判斷電路是否可能產(chǎn)生險(xiǎn)象。,57,解：先由給定的函數(shù)式作出卡諾圖，并畫(huà)出卡諾圈，如下圖所示：,58,由圖中可見(jiàn)卡諾圈與卡諾圖“相切”。（即兩卡諾圈之間存在著不被同一卡諾圈包含的相鄰最小項(xiàng)m5和m13）。故相應(yīng)電路可能產(chǎn)生險(xiǎn)象。 該結(jié)論也可用代數(shù)法進(jìn)行驗(yàn)證，請(qǐng)同學(xué)們自己試試。 注：卡諾圖法與代數(shù)法判斷的實(shí)質(zhì)相同，但前者較后者更具直觀性。,59,4.3.4 險(xiǎn)象的消除,為了使電路可靠地工作，必須在存在險(xiǎn)象的電路中消除險(xiǎn)象，以免導(dǎo)致錯(cuò)誤結(jié)果。消除險(xiǎn)象的常用方法有三種： 增加冗余項(xiàng)（消除險(xiǎn)象） 增加慣性延時(shí)環(huán)

18、節(jié)（消除險(xiǎn)象） 引入選通脈沖（避開(kāi)險(xiǎn)象）,60,1 增加冗余項(xiàng)法,在函數(shù)表達(dá)式中，加上多余的一些“與”項(xiàng)或乘上多余的“或”項(xiàng)，使函數(shù)不再可能出現(xiàn) 的情況，從而消除可能產(chǎn)生的險(xiǎn)象。,61,具體冗余項(xiàng)的選擇可采用代數(shù)法或卡諾圖法。, 代數(shù)法：由包含律可知，若某變量以原變量和反變量的形式出現(xiàn)在“與或”式的某兩項(xiàng)中，則該兩項(xiàng)的其余因子組成的第三項(xiàng)為冗余項(xiàng)。即定理8：,62, 卡諾圖法：若卡諾圖中的某兩個(gè)卡諾圖“相切”，則用一個(gè)多余的卡諾圈將它們之間的相鄰最小項(xiàng)圈起來(lái)。該多余卡諾圈對(duì)應(yīng)的“與”項(xiàng)，即為要加入函數(shù)式中的冗余項(xiàng)。,63,如：在前例中，增加卡諾圈（即包含相鄰最小項(xiàng)m5和m13的卡諾圈），如圖中

19、用虛線所示，可得新的函數(shù)式為： 同學(xué)們可自己用代數(shù)法來(lái)驗(yàn)證：該函數(shù)表達(dá)式對(duì)應(yīng)的邏輯電路中已不存在險(xiǎn)象了。 注：該法是以增加設(shè)備為代價(jià)的。,64,而且，增加冗余項(xiàng)后，函數(shù)式已非最簡(jiǎn)式。即相應(yīng)的邏輯電路也不再最簡(jiǎn)。這同前面討論邏輯電路的設(shè)計(jì)時(shí)有點(diǎn)矛盾。因?yàn)樵O(shè)計(jì)時(shí)，要盡可能將函數(shù)式化為最簡(jiǎn)，使方案最經(jīng)濟(jì)。而增加冗余項(xiàng)則是為了消除險(xiǎn)象，使設(shè)計(jì)出的電路能可靠地工作。經(jīng)濟(jì)和可靠均為衡量一個(gè)設(shè)計(jì)方案好壞的重要標(biāo)準(zhǔn)。因此，設(shè)計(jì)邏輯電路時(shí)，應(yīng)先在不考慮險(xiǎn)象的情況下求最簡(jiǎn)電路，然后再判別可能存在的險(xiǎn)象并設(shè)法消除。,65,2 增加慣性延時(shí)環(huán)節(jié),是在組合電路的輸出端連接一個(gè)慣性延時(shí)環(huán)節(jié)（即濾波電路或RC電路）。因?yàn)槊?/p>

20、刺（險(xiǎn)象）是低頻分量少而高頻分量豐富的信號(hào)。若在電路輸出端增加一個(gè)RC電路，并適當(dāng)選擇慣性環(huán)節(jié)的時(shí)間常數(shù)（ =RC），（使它大于尖脈沖寬度，以便將尖脈沖“削平”，但也不能太大，否則，會(huì)使正常輸出信號(hào)產(chǎn)生不允許的畸變）。則可消除毛刺的影響。,66,以上介紹的兩種方法均是增加設(shè)備來(lái)消除險(xiǎn)象。下面介紹的第三種方法，不需增加任何設(shè)備，它是一種與前兩種方法完全不同的方法：避開(kāi)險(xiǎn)象而不是消除險(xiǎn)象。,67,3 選通法,由于組合電路中的險(xiǎn)象總發(fā)生在輸入信號(hào)發(fā)生變化的過(guò)程中，且險(xiǎn)象總以尖脈沖的形式出現(xiàn)，因此，只要在組合電路的輸出門(mén)的輸入端加入選通脈沖。利用選通脈沖的作用，對(duì)輸出加以選擇和控制，只選擇輸出的穩(wěn)定可

21、靠部分，而有意避開(kāi)毛刺脈沖，從而獲得正確的輸出。,68,如：下圖所示的邏輯電路其函數(shù)式為：,顯然，當(dāng)A發(fā)生變化時(shí)，電路可能產(chǎn)生險(xiǎn)象（“0”型險(xiǎn)象）。為避開(kāi)險(xiǎn)象，在該電路的輸出門(mén)G4的輸入端加一選通脈沖進(jìn)行控制。,69,在選通脈沖到來(lái)之前，該輸入線上為低電平，門(mén)G4關(guān)閉，即電路輸出被封鎖，使險(xiǎn)象無(wú)法輸出。而當(dāng)選通脈沖到來(lái)之后，相應(yīng)的輸入線為高，G4門(mén)開(kāi)啟，使電路送出穩(wěn)定的輸出信號(hào)。 這種在時(shí)間上讓信號(hào)有選擇地通過(guò)的方法稱(chēng)為選通法。,70,4.4 若干典型的組合邏輯集成電路,4.4.1 編碼器,4.4.2 譯碼器/數(shù)據(jù)分配器,4.4.3 數(shù)據(jù)選擇器,4.4.4 數(shù)值比較器,4.4.5 算術(shù)運(yùn)算電路

22、,71,1.編碼器 (Encoder)的概念與分類(lèi),編碼：賦予二進(jìn)制代碼特定含義的過(guò)程稱(chēng)為編碼。,如：8421BCD碼中，用1000表示數(shù)字8,如：ASCII碼中，用1000001表示字母A等,編碼器：具有編碼功能的邏輯電路。,4.4.1 編碼器,4.4 若干典型的組合邏輯集成電路 （中規(guī)模組合邏輯器件）,72,能將每一個(gè)編碼輸入信號(hào)變換為不同的二進(jìn)制的代碼輸出。,如8線-3線編碼器：將8個(gè)輸入的信號(hào)分別編成 8個(gè)3位二進(jìn)制數(shù)碼輸出。,如BCD編碼器：將10個(gè)編碼輸入信號(hào)分別編成10個(gè)4位碼輸出。,編碼器的邏輯功能：,73,編碼器的分類(lèi)：普通編碼器和優(yōu)先編碼器。,普通編碼器：任何時(shí)候只允許輸入

23、一個(gè)有效編碼信號(hào)，否則輸出就會(huì)發(fā)生混亂。,優(yōu)先編碼器：允許同時(shí)輸入兩個(gè)以上的有效編碼信號(hào)。當(dāng)同時(shí)輸入幾個(gè)有效編碼信號(hào)時(shí)，優(yōu)先編碼器能按預(yù)先設(shè)定的優(yōu)先級(jí)別，只對(duì)其中優(yōu)先權(quán)最高的一個(gè)進(jìn)行編碼。,74,二進(jìn)制編碼器的結(jié)構(gòu)框圖,2.編碼器的工作原理,75,(1) （4線2線）普通二進(jìn)制編碼器,編碼器的輸入為高電平有效。,76,該電路是否可以再簡(jiǎn)化？,77,當(dāng)所有的輸入都為1時(shí)， Y1Y0 = ？,Y1Y0 = 00,無(wú)法輸出有效編碼。,結(jié)論：普通編碼器不能同時(shí)輸入兩個(gè)已上的有效編碼信號(hào),當(dāng)I2 = I3 = 1 , I1= I0= 0時(shí)， Y1Y0 = ？,Y1Y0 = 00,分析：,78,優(yōu)先編碼器

24、的提出：,實(shí)際應(yīng)用中，經(jīng)常有兩個(gè)或更多輸入編碼信號(hào)同時(shí)有效。,必須根據(jù)輕重緩急，規(guī)定好這些外設(shè)允許操作的先后次 序，即優(yōu)先級(jí)別。,能識(shí)別多個(gè)編碼請(qǐng)求信號(hào)的優(yōu)先級(jí)別，并進(jìn)行相應(yīng)編碼的邏輯部件稱(chēng)為優(yōu)先編碼器。,(2)優(yōu)先編碼器,79,如42 線優(yōu)先編碼器,（1）列出真值表,高,低,（2）寫(xiě)出邏輯表達(dá)式,（3）畫(huà)出邏輯電路（略）,輸入編碼信號(hào)高電平有效，輸出為二進(jìn)制代碼,輸入為編碼信號(hào)I3 I0 輸出為Y1 Y0,80,上述兩類(lèi)編碼器仍存在一個(gè)問(wèn)題：當(dāng)電路所有的輸入為 0時(shí)，輸出Y0Y1均為0；而當(dāng)I0為1時(shí)，輸出Y0Y1也全為0。 即出現(xiàn)了輸入條件不同而輸出代碼相同的錯(cuò)誤。 實(shí)際情況必須加以區(qū)分。

25、解決的辦法將通過(guò)后面的例題 介紹。,81,例4.4.1 鍵盤(pán)輸入8421BCD碼編碼器,代碼輸出,使能標(biāo)志,編碼輸入,82,該編碼器為輸入低電平有效,鍵盤(pán)輸入8421BCD碼編碼器真值表,83,通過(guò)前例我們看到：將一位十進(jìn)制數(shù)轉(zhuǎn)化為 8421BCD碼的電路加了一個(gè)GS引腳，以區(qū)分不按 鍵和按下S0鍵（輸入0）時(shí)的情況。 無(wú)鍵按下時(shí)，雖然ABCD輸出全為0，但GS=0； S0鍵按下時(shí)， ABCD輸出全為0，但GS=1。 進(jìn)一步分析發(fā)現(xiàn)： 有鍵按下時(shí)， GS=1。 故：GS為工作狀態(tài)標(biāo)志。它用來(lái)區(qū)分輸出代碼是 否有效。,84,以下介紹的是4000系列CMOS集成電路優(yōu)先編碼器CD4532的邏輯功能

26、和應(yīng)用方法。,3.集成電路編碼器,（b）引腳圖,（a）邏輯符號(hào),該編碼器有8個(gè)信號(hào)輸入，3個(gè)二進(jìn)制碼輸出。高電平為有效電平。為便于多個(gè)芯片的連接和擴(kuò)展，設(shè)置了輸入使能EI和輸出使能EO及優(yōu)先編碼工作狀態(tài)標(biāo)志GS。,信號(hào)輸入,編碼輸出,輸入使能,85,8線-3線優(yōu)先編碼器CD4532功能表,為什么要設(shè)計(jì)GS、EO輸出信號(hào)？,優(yōu)先級(jí)最高,優(yōu)先級(jí)最低,禁止編碼器工作,86,CD4532電路圖,87,例4.4.2 用二片CD4532構(gòu)成16線-4線優(yōu)先編碼器,其邏輯圖如下圖所示，試分析其工作原理。,。,0,0,0 0 0 0 0,無(wú)編碼輸出,0,解：據(jù)CD4532的功能表及給定的邏輯圖分析知：,88,

27、。,1,1,0 0 0 0,0,0 1 1 1,哪塊芯片的優(yōu)先級(jí)高？,1,89,。,1,0,1 0 0 0,0,1 1 1 1,90,譯碼器的分類(lèi)：,譯碼：譯碼是編碼的逆過(guò)程，它能將二進(jìn)制碼翻譯成代表某一特定含義的信號(hào).(即電路的某種狀態(tài)),1 .譯碼器的概念與分類(lèi),譯碼器：具有譯碼功能的邏輯電路稱(chēng)為譯碼器。,唯一地址譯碼器,代碼變換器,將一系列代碼轉(zhuǎn)換成與之一一對(duì)應(yīng)的有效信號(hào)。,將一種代碼轉(zhuǎn)換成另一種代碼。,二進(jìn)制譯碼器 二十進(jìn)制譯碼器 顯示譯碼器,常見(jiàn)的唯一地址譯碼器：,4.4.2 譯碼器/數(shù)據(jù)分配器,91,n 個(gè)輸入端,使能輸入端,2n個(gè)輸出端,設(shè)輸入端的個(gè)數(shù)為n，輸出端的個(gè)數(shù)為M 則有

28、 M=2n,下圖為二進(jìn)制譯碼器的一般結(jié)構(gòu)圖：,2.譯碼器的工作原理,92,下面以2線 - 4線譯碼器為例，分析譯碼器的工作原理和電路結(jié)構(gòu)：,邏輯圖,使能端,93,(a) 74HC139集成譯碼器,（1）二進(jìn)制譯碼器,3. 集成電路譯碼器,常用的集成二進(jìn)制譯碼器有CMOS(如74HC138）和TTL（如74LS138)的定型產(chǎn)品。兩者邏輯功能相同，只是電性能參數(shù)不同。,74HC139是雙2線-4線譯碼器。,邏輯符號(hào),94,邏輯符號(hào)說(shuō)明：,邏輯符號(hào)框外部的符號(hào)，表示外部輸入或輸出信號(hào)名稱(chēng)，字母上面的“”號(hào)說(shuō)明該輸入或輸出是低電平有效。符號(hào)框內(nèi)部的輸入、輸出變量表示其內(nèi)部的邏輯關(guān)系。在推導(dǎo)表達(dá)式的過(guò)

29、程中，如果低有效的輸入或輸出變量上面的“”號(hào)參與運(yùn)算，則在畫(huà)邏輯圖或驗(yàn)證真值表時(shí)，注意將其還原為低有效符號(hào)。,95,(b) 74HC138(74LS138)集成譯碼器,引腳圖,邏輯符號(hào),使能輸入端,二進(jìn)制輸入端,輸出端,96,74HC138集成譯碼器,邏輯圖,97,74HC138集成譯碼器功能表,98,99,例1.已知下圖所示電路的輸入信號(hào)的波形。試畫(huà)出譯碼器輸出的波形。,（c）譯碼器的應(yīng)用,100,例2.譯碼器的擴(kuò)展,用74X139和74X138構(gòu)成5線-32線譯碼器,高位選片外,低位選片內(nèi),0,0,101,基于這一點(diǎn)用該器件能夠方便地實(shí)現(xiàn)三變量邏輯函數(shù)。,例3.用譯碼器實(shí)現(xiàn)邏輯函數(shù)。,.

30、. .,因?yàn)椋寒?dāng)E3 =1 ，E2 = E1 = 0時(shí)，,102,用一片74HC138實(shí)現(xiàn)函數(shù),解：首先將函數(shù)式變換為最小項(xiàng)之和的形式：,在譯碼器的輸出端加一個(gè)與非門(mén)，即可實(shí)現(xiàn)給定的組合邏輯函數(shù).,如:,103,數(shù)據(jù)分配器：相當(dāng)于多輸出的單刀多擲開(kāi)關(guān)，是一種能將數(shù)據(jù)分時(shí)送到多個(gè)不同的通道上去的邏輯電路。,數(shù)據(jù)分配器示意圖,例4.用74HC138組成數(shù)據(jù)分配器,104,例如用3-8譯碼器可以把一個(gè)數(shù)據(jù)信號(hào)分配到8個(gè)不同的通道上去。,0 1 0,C B A,數(shù)據(jù)分配器可以用唯一地址譯碼器實(shí)現(xiàn)。,數(shù)據(jù)輸入,數(shù)據(jù)輸出,地址輸入 (通道選擇),使能端,105,74HC138譯碼器作為數(shù)據(jù)分配器時(shí)的功能表

31、,106,（2） 集成二十進(jìn)制譯碼器 7442,功能：將8421BCD碼譯成為10個(gè)狀態(tài)輸出。,107,功能表,對(duì)于BCD碼以外的偽碼（即10101111這6個(gè)代碼），Y0 Y9 均為高電平。,108,（3）七段顯示譯碼器,109,（a）最常用的顯示器：半導(dǎo)體發(fā)光二極管和液晶顯示器。,下面是七段顯示譯碼器：,110,（b）常用的集成七段顯示譯碼器,-CMOS七段顯示譯碼器74HC4511,當(dāng)輸入8421BCD碼時(shí)，輸出高電平有效，用以驅(qū)動(dòng)共陰極顯示器；當(dāng)輸入為1010-1111時(shí)，輸出全為低電平，顯示器無(wú)顯示。,輔助控制端,輸入端,燈測(cè)試輸入 LT=0，七段全亮,鎖存使能輸入 LE=0，鎖存器

32、不工作， 輸出隨輸入碼的變化而變； LE由0到1時(shí)，輸入碼被鎖存， 輸出取決于鎖存器的內(nèi)容。,滅燈輸入 BL=0且LT=1時(shí)，七段全滅,111,CMOS七段顯示譯碼器74HC4511功能表,112,CMOS七段顯示譯碼器74HC4511功能表(續(xù)),此時(shí)輸出狀態(tài)取決于LE由0跳變至1時(shí)BCD碼的輸入,113,例4.4.6 由74HC4511構(gòu)成24小時(shí)及分鐘的譯碼電路如圖所示， 試分析小時(shí)高位是否具有零熄滅功能。,解：當(dāng)高位輸入0000時(shí)，“或門(mén)”的輸出為0，使BL為0。 故高位具有零熄滅功能。,114,4.3.3 數(shù)據(jù)選擇器,1.數(shù)據(jù)選擇器的定義與功能,數(shù)據(jù)選擇的功能：在通道選擇信號(hào)的作用下

33、，將多個(gè)通道的數(shù)據(jù)分時(shí)傳送到公共的數(shù)據(jù)通道上去的。 與數(shù)據(jù)分配器正好相反。,數(shù)據(jù)選擇器：能實(shí)現(xiàn)數(shù)據(jù)選擇功能的邏輯電路。它的作用相當(dāng)于多個(gè)輸入的單刀多擲開(kāi)關(guān)，又稱(chēng)“多路開(kāi)關(guān)” 。,115,2 位地址碼輸入端,使能信號(hào)輸入端，低電平有效,1路數(shù)據(jù)輸出端,（1）邏輯電路,數(shù) 據(jù) 輸 入 端,下面以4選1數(shù)據(jù)選擇器為例說(shuō)明其工作原理及基本功能：,116,（2）工作原理及邏輯功能,117,74LS151邏輯符號(hào),2.集成電路數(shù)據(jù)選擇器,（1）8選1數(shù)據(jù)選擇器74HC151的功能,八個(gè)數(shù)據(jù)源輸入,使能輸入,兩個(gè)互補(bǔ)輸出,三個(gè)地址輸入,118,2個(gè)互補(bǔ)輸出端,8 路數(shù)據(jù)輸入端,1個(gè)使能輸入端,3 個(gè)地址輸入

34、端,74LS151的邏輯圖,119,74LS151的功能表,120,數(shù)據(jù)選擇器組成邏輯函數(shù)產(chǎn)生器,控制Di ，就可得到不同的邏輯函數(shù)。,（2）數(shù)據(jù)選擇器74LS151的應(yīng)用,121,比較Y與L，當(dāng) D3=D5=D6=D7= 1 D0=D1=D2=D4=0時(shí)，,Y=L,例1 試用8選1數(shù)據(jù)選擇器74LS151產(chǎn)生邏輯函數(shù)。,解:,122,利用8選1數(shù)據(jù)選擇器組成函數(shù)產(chǎn)生器的一般步驟：,a、將函數(shù)變換成最小項(xiàng)表達(dá)式。,b、使器件處于使能狀態(tài)。,c、地址信號(hào)S2、 S1 、 S0 作為函數(shù)的輸入變量。,d、處理數(shù)據(jù)輸入D0D7信號(hào)電平。 邏輯表達(dá)式中有mi ,則相應(yīng)Di =1，其他的數(shù)據(jù)輸入端均為0

35、。,總結(jié):,123,用兩片74151組成二位八選一的數(shù)據(jù)選擇器, 數(shù)據(jù)選擇器的擴(kuò)展 （a）位的擴(kuò)展,124,（b）字的擴(kuò)展,將兩片74LS151連接成一個(gè)16選1的數(shù)據(jù)選擇器。,125, 實(shí)現(xiàn)并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)換,電路圖,時(shí)序圖,126,（1） 一位數(shù)值比較器,數(shù)值比較器：對(duì)兩個(gè)1位數(shù)字進(jìn)行比較（A、B），以判斷其大小的邏輯電路。,輸入：兩個(gè)一位二進(jìn)制數(shù) A、B。,輸出：,4.4.4 數(shù)值比較器,1.數(shù)值比較器的定義及功能,127,一位數(shù)值比較器是多位比較器的基礎(chǔ)。由一位數(shù)值比較器的真值表得到如下邏輯表達(dá)式：,邏輯電路圖,128,（2）兩位數(shù)值比較器,輸入：兩個(gè)2位二進(jìn)制數(shù) A=A1 A0

36、 、B=B1 B0,能否用1位數(shù)值比較器設(shè)計(jì)兩位數(shù)值比較器?,比較兩個(gè)2 位二進(jìn)制數(shù)的大小的電路。,當(dāng)高位（A1、B1）不相等時(shí)，無(wú)需比較低位（A0、B0），高位比較的結(jié)果就是兩個(gè)數(shù)的比較結(jié)果。,當(dāng)高位相等時(shí)，兩數(shù)的比較結(jié)果由低位比較的結(jié)果決定。,可以。用一位數(shù)值比較器設(shè)計(jì)多位數(shù)值比較器的原則：,129,兩位數(shù)值比較器真值表,FAB = (A1B1) + ( A1=B1)(A0B0),FA=B=(A1=B1)(A0=B0),FAB = (A1B1) + ( A1=B1)(A0B0),130,FAB = (A1B1) + ( A1=B1)(A0B0),FA=B=(A1=B1)(A0=B0),FA

37、B = (A1B1) + ( A1=B1)(A0B0),131,2.集成數(shù)值比較器,(1 ) 集成數(shù)值比較器74LS85的功能,74LS85的引腳圖,74LS85是四位數(shù)值比較器 ，其工作原理和兩位數(shù)值比較器相同。,74LS85的邏輯符號(hào),132,4位數(shù)值比較器74LS85的功能表,133,例：用兩片74LS85組成8位數(shù)值比較器（串聯(lián)擴(kuò)展方式）。,（2）集成數(shù)值比較器的位數(shù)擴(kuò)展,輸入: A=A7 A6A5A4A3 A2A1A0 B=B7B6B5B4B3 B2B1B0,：,輸入:,低四位的比較結(jié)果應(yīng)作為高四位的條件,（a）采用串聯(lián)擴(kuò)展方式：,134,例：用74HC85組成16位數(shù)值比較器的并聯(lián)

38、擴(kuò)展方式：,（b）采用并聯(lián)擴(kuò)展方式：,135,4.4.5 算術(shù)運(yùn)算電路,在兩個(gè)1位二進(jìn)制數(shù)相加時(shí)，不考慮低位來(lái)的進(jìn)位的相加 -半加 在兩個(gè)二進(jìn)制數(shù)相加時(shí)，考慮低位進(jìn)位的相加 -全加 加法器分為半加器和全加器兩種。,半加器,全加器,1.半加器和全加器,兩個(gè)4 位二進(jìn)制數(shù)相加:,136,（1） 1位半加器（Half Adder）,不考慮低位進(jìn)位，將兩個(gè)1位二進(jìn)制數(shù)A、B相加的器件。,半加器的真值表,邏輯表達(dá)式,如用與非門(mén)實(shí)現(xiàn)？最少要幾個(gè)門(mén)?,C = AB,邏輯圖,137,（2） 全加器（Full Adder）,全加器真值表,全加器能進(jìn)行加數(shù)、被加數(shù)和低位來(lái)的進(jìn)位信號(hào)相加，并根據(jù)求和結(jié)果給出該位的進(jìn)

39、位信號(hào)。,138,你能用7415174138設(shè)計(jì)全加器嗎? 用這兩種器件組成邏輯函數(shù)產(chǎn)生電路,有什么不同?,于是可得全加器的邏輯表達(dá)式為,2片,1片,139,加法器的應(yīng)用：,全加器真值表,ABC有奇數(shù)個(gè)1時(shí)S為1； ABC有偶數(shù)個(gè)1和全為0時(shí)S為0。 -用全加器組成三位二進(jìn)制代碼 奇偶校驗(yàn)器,用全加器組成八位二進(jìn)制代碼 奇偶校驗(yàn)器，電路應(yīng)如何連接？,要4片全加器,140,（1）串行進(jìn)位加法器,如何用1位全加器實(shí)現(xiàn)兩個(gè)四位二進(jìn)制數(shù)相加？ A3 A2 A1 A0 + B3 B2 B1 B0 =?,低位的進(jìn)位信號(hào)送給鄰近高位作為輸入信號(hào)，采用串行進(jìn)位加法器運(yùn)算速度不高。,2.多位數(shù)加法器,141,定

40、義兩個(gè)中間變量Gi和Pi ：,Gi= AiBi,（2）超前進(jìn)位加法器,提高運(yùn)算速度的基本思想：設(shè)計(jì)進(jìn)位信號(hào)產(chǎn)生電路，在輸入每位的加數(shù)和被加數(shù)時(shí)，同時(shí)獲得該位全加的進(jìn)位信號(hào)，而無(wú)需等待最低位的進(jìn)位信號(hào)。,定義第i 位的進(jìn)位信號(hào)（Ci ）：,Ci= GiPi Ci-1,142,4位全加器進(jìn)位信號(hào)的產(chǎn)生：,C0= G0+P0 C-1,C1= G1+P1 C0 C1 = G1+P1 G0+ P1P0 C-1,C2= G2+P2 C1 C2 = G2+P2 G1+ P2 P1 G0+ P2 P1 P0C-1,C3= G3+P3 C2 = G3+P3 （G2+ P2 C1 )=G3+P3 G2+P3P2

41、C1 =G3+P3 G2+P3P2 (G1+ P1C0 ) C3 =G3+P3 G2+P3P2 G1+ P3P2 P1 (G0+ P0C-1),Gi= AiBi,Ci= GiPi Ci-1,143,超前進(jìn)位集成4位加法器74LS283,74HC283邏輯符號(hào),144,74HC283邏輯框圖,145,例1. 用兩片74LS283構(gòu)成一個(gè)8位二進(jìn)制數(shù)加法器。,在片內(nèi)是超前進(jìn)位，而片與片之間是串行進(jìn)位。,146,余3碼輸出,1,1,0,0,例2. 用74283構(gòu)成將8421BCD碼轉(zhuǎn)換為余3碼的 碼制轉(zhuǎn)換電路 。,8421碼,余3碼,0000,0001,0010,0011,0100,0101,+00

42、11,+0011,+0011,CO,147,（3）集成超前進(jìn)位產(chǎn)生器74LS182,邏輯圖,邏輯符號(hào),148,3.減法運(yùn)算,在實(shí)際應(yīng)用中，通常是將減法運(yùn)算變?yōu)榧臃ㄟ\(yùn)算來(lái)處理，即采用加補(bǔ)碼的方法完成減法運(yùn)算。,若n位二進(jìn)制的原碼為N原，則與它相對(duì)應(yīng)的2 的補(bǔ)碼為 N補(bǔ)=2N N原 補(bǔ)碼與反碼的關(guān)系式 N補(bǔ)=N反+1,A B=A+B補(bǔ)2n=A+B反+12n,149,（1）AB 0的情況。,（2）AB 0的情況。,結(jié)果表明，在AB 0時(shí)，如加補(bǔ)的進(jìn)位信號(hào)為1，所得的差就是差的原碼。,在AB 0時(shí)，如加補(bǔ)的進(jìn)位信號(hào)為0，所得的差則是差的絕對(duì)值的補(bǔ)碼。,A=0101 ，B=0001,A= 0001 ，B

43、=0101,1 0 1 0 0,0 1 1 0 0,再減2的n次方，差為0。,再減2的n次方，差為1，且有借位。,150,輸出為原碼的4位減法運(yùn)算邏輯圖,可當(dāng)借位信號(hào),Di,當(dāng)0片的CO為1時(shí)， 為原碼； 當(dāng)0片的CO為0時(shí)， 為補(bǔ)碼；故要輸出原碼必須再求補(bǔ)。,Di,151,4.5 組合可編程邏輯器件,4.5.1 PLD的結(jié)構(gòu)、表示方法及分類(lèi),4.5.2 組合邏輯電路的PLD實(shí)現(xiàn),152,4.5 組合可編程邏輯器件,可編程邏輯器件是一種可以由用戶(hù)定義和設(shè)置 邏輯功能的器件。該類(lèi)器件具有邏輯功能實(shí)現(xiàn)靈活、集成度高、處理速度快和可靠性高等特點(diǎn)。,153,4.5.1 PLD的結(jié)構(gòu)、表示方法及分類(lèi),與

44、門(mén) 陣列,或門(mén) 陣列,乘積項(xiàng),和項(xiàng),PLD主體,輸入 電路,輸入信號(hào),互補(bǔ) 輸入,輸出 電路,輸出函數(shù),可由或陣列直接輸出，構(gòu)成組合輸出； 通過(guò)寄存器輸出，構(gòu)成時(shí)序方式輸出。,1.PLD的基本結(jié)構(gòu),154,155,2. PLD的邏輯符號(hào)表示方法,(1) 連接的方式,156,(2)基本門(mén)電路的表示方式,F1=ABC,與門(mén),或門(mén),A,B,C,1,L,D,F1=A+B+C+D,157,三態(tài)輸出緩沖器,輸出恒等于0的與門(mén),輸出為1的與門(mén),輸入緩沖器,158,(3) 編程連接技術(shù),PLD表示的與門(mén),熔絲工藝的與門(mén)原理圖,159,高電平,A、B、C有一個(gè)輸入低電平0V,A、B、C三個(gè)都輸入高電平+5V,低

45、電平,L=ABC,早期的PLD采用雙極型連接技術(shù)。單元的連接是由一個(gè)二極管與金屬熔絲串接在一起，編程時(shí)，用比工作電流大許多的電流，將不需要連接的熔絲燒斷。,160,A、B、C 中有一個(gè)為0,A、B、C 都為1,輸出為0；,輸出為1。,L=AC,L=ABC,X,X,器件的開(kāi)關(guān)狀態(tài)不同, 電路實(shí)現(xiàn)邏輯函數(shù)也就不同,1 0 1,1 1 1,在CMOS的PLD中，常采用可擦除的編程方法，即可以對(duì)器件進(jìn)行多次編程?？刹脸鼵MOS技術(shù)用浮柵MOS管代替“熔絲”。未經(jīng)編程的浮柵MOS管與普通N溝道增強(qiáng)型MOS管一樣，當(dāng)柵極加正常的邏輯高電平時(shí)，管子導(dǎo)通，否則截止。而經(jīng)過(guò)編程處理的浮柵MOS管，始終處于截止?fàn)?/p>

46、態(tài)，相當(dāng)于“熔絲”斷開(kāi)一樣。,斷開(kāi),161,(4) 浮柵MOS管開(kāi)關(guān)(自學(xué)),用不同的浮柵MOS管連接的PLD，編程信息的擦除方法也不同。SIMOS管連接的PLD，采用紫外光照射擦除；Flotox MOS管和快閃疊柵MOS管，采用電擦除方法。,浮柵MOS管,疊柵注入MOS(SIMOS)管,浮柵隧道氧化層MOS(Flotox MOS)管,快閃(Flash)疊柵MOS管,162,當(dāng)浮柵上帶有負(fù)電荷時(shí)，使得MOS管的開(kāi)啟電壓變高，如果給控制柵加上VT1控制電壓，MOS管仍處于截止?fàn)顟B(tài)。,若要擦除，可用紫外線或X射線，距管子2厘米處照射15-20分鐘。,a.疊柵注入MOS(SIMOS)管,163,導(dǎo)通

47、,截止,164,L=BC,1 1 1 1,165,浮柵延長(zhǎng)區(qū)與漏區(qū)N+之間的交疊處有一個(gè)厚度約為80A (埃)的薄絕緣層遂道區(qū)。,當(dāng)遂道區(qū)的電場(chǎng)強(qiáng)度大到一定程度，使漏區(qū)與浮柵間出現(xiàn)導(dǎo)電遂道，形成電流將浮柵電荷泄放掉。,遂道MOS管是用電擦除的，擦除速度快。,b.浮柵隧道氧化層MOS(Flotox MOS)管,166,結(jié)構(gòu)特點(diǎn): 1.閃速存儲(chǔ)器存儲(chǔ)單元MOS管的源極N+區(qū)大于漏極N+區(qū)，而SIMOS管的源極N+區(qū)和漏極N+區(qū)是對(duì)稱(chēng)的； 2. 浮柵到P型襯底間的氧化絕緣層比SIMOS管的更薄。,c.快閃疊柵MOS管開(kāi)關(guān) （Flash Memory),特點(diǎn)：結(jié)構(gòu)簡(jiǎn)單、集成度高、 編程可靠、擦除快捷。

48、,167,3.PLD的分類(lèi),（1）按集成密度劃分為:,168,（2）按結(jié)構(gòu)特點(diǎn)劃分：,簡(jiǎn)單PLD (PAL，GAL),復(fù)雜的可編程器件(CPLD) : CPLD的代表芯片如：Altera的MAX系列,現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA),169,PLD中的三種與、或陣列,與陣列、或陣列 均可編程(PLA),與陣列固定，或陣 列可編程(PROM),與陣列可編程，或陣列固定(PAL和GAL等),（3）按PLD中的與、或陣列是否編程分：,與陣列將輸入變量的全部最小項(xiàng)列出。實(shí)際上只用到一小部分的最小項(xiàng)，故芯片利用率不高，現(xiàn)很少作為PLD器件用。,170,4.5.2 組合邏輯電路的 PLD 實(shí)現(xiàn),例1 由PLA

49、構(gòu)成的邏輯電路如圖所示，試寫(xiě)出該電路的邏輯表達(dá)式，并確定其邏輯功能。,1.可編程邏輯陣列PLA,PROM實(shí)現(xiàn)邏輯函數(shù)時(shí)芯片的利用率不高。PLA就是為解決該問(wèn)題而設(shè)計(jì)的。它的與、或陣列均可編程，故可將邏輯函數(shù)化簡(jiǎn)后再實(shí)現(xiàn)，從而有效地提高了芯片的利用率。,171,AnBnCn,AnBn,AnCn,BnCn,是全加器,解：先寫(xiě)出該電路的邏輯表達(dá)式；再由表達(dá)式列出真值表； 最后得出結(jié)論。,172,例：試寫(xiě)出左圖電路的邏輯表達(dá)式。 解：,2.可編程陣列邏輯PAL,PAL是20世紀(jì)70年代后期推出的PLD器件。它采用雙極型熔絲技術(shù)實(shí)現(xiàn)編程。由可編程的與陣列、固定的或陣列、輸入緩沖器和輸出電路組成。,173

50、,4.6 用VerilogHDL描述組合邏輯電路（略）,4.6.1 組合邏輯電路的門(mén)級(jí)建模,4.6.2 組合邏輯電路的數(shù)據(jù)流建模,4.6.3 組合邏輯電路的行為級(jí)建模,174,4.6 用VerilogHDL描述組合邏輯電路,用VerilogHDL描述組合邏輯電路有三種不同抽象級(jí)別：組合邏輯電路的門(mén)級(jí)描述、組合邏輯電路的數(shù)據(jù)流描述、組合邏輯電路的行為級(jí)描述。 VerilogHDL描述的電路就是該電路的VerilogHDL模型。,175,176,end,基本門(mén)級(jí)元件模型,多輸入門(mén),多輸出門(mén),三態(tài)門(mén),4.6.1 組合邏輯電路的門(mén)級(jí)建模,門(mén)級(jí)建模:將邏輯電路圖用HDL規(guī)定的文本語(yǔ)言表示出來(lái)。,177,

51、Verilog 基本門(mén)級(jí)元件,178,1、多輸入門(mén),只允許有一個(gè)輸出，但可以有多個(gè)輸入。,and A1（out，in1，in2，in3）；,X- 不確定狀態(tài),Z- 高阻態(tài),179,180,2、多輸出門(mén),允許有多個(gè)輸出，但只有一個(gè)輸入。,not N1（out1，out2，in）；,buf B1（out1，out2，in）；,181,3、三態(tài)門(mén),有一個(gè)輸出、一個(gè)數(shù)據(jù)輸入和一個(gè)輸入控制。 如果輸入控制信號(hào)無(wú)效，則三態(tài)門(mén)的輸出為高阻態(tài)z。,182,4、設(shè)計(jì)舉例,/Gate-level description of a 2-to-4-line decoder module _2to4decoder (A

52、1,A0,E,Y); input A,B,E; output 3:0Y; wire A1not,A0not,Enot; not n1 (A1not,A1), n2 (A0not,A0), n3 (Enot,E); nand n4 (Y0,A1not,A0not,Enot), n5 (Y1,A1not,A0,Enot), n6 (Y2,A1,A0not,Enot), n7 (Y3,A1,A0,Enot); endmodule,試用Verilog語(yǔ)言的門(mén)級(jí) 元件描述2線-4線譯碼器.,183,例2 用Verilog的門(mén)級(jí)元件進(jìn)行 描述由三態(tài)門(mén)構(gòu)成的2選1數(shù)據(jù)選擇器 。,/Gate-level de

53、scription of a 2-to-1-line multiplexer module _2to1muxtri (A,B,SEL,L); input A,B,SEL output L; tri L; bufif1 (L,B,SEL); bufif0 (L,A,SEL); endmodule,184,5、分層次的電路設(shè)計(jì)方法簡(jiǎn)介,4位全加器的層次結(jié)構(gòu)框圖,分層次的電路設(shè)計(jì):在電路設(shè)計(jì)中，將兩個(gè)或多個(gè)模塊組 合起來(lái)描述電路邏輯功能的設(shè)計(jì)方法。,設(shè)計(jì)方法：自頂向下和自底向上兩種常用的設(shè)計(jì)方法,185,module halfadder (S,C,A,B); input A,B; output S,

54、C; /Instantiate primitive gates xor (S,A,B); and (C,A,B); endmodule,/Gate-level hierarchical description of 4-bit adder / Description of half adder,186,/Description of 1-bit full adder module fulladder (S,CO,A,B,CI); input A,B,CI; output S,CO; wire S1,D1,D2; /內(nèi)部節(jié)點(diǎn)信號(hào) /Instantiate the halfadder halfad

55、der HA1 (S1,D1,A,B); halfadder HA2 (S,D2,S1,CI); or g1(CO,D2,D1); endmodule,187,/Description of 4-bit full adder module _4bit_adder (S,C3,A,B,C_1); input 3:0 A,B; input C_1; output 3:0 S; output C3; wire C0,C1,C2; /內(nèi)部進(jìn)位信號(hào) /Instantiate the fulladder fulladder FA0 (S0,C0,A0,B0,C_1), FA1 (S1,C1,A1,B1,C

56、0), FA2 (S2,C2,A2,B2,C1), FA3 (S3,C3,A3,B3,C2); endmodule,188,4.6.2 組合邏輯電路的數(shù)據(jù)流建模,數(shù)據(jù)流建模能在較高的抽象級(jí)別描述電路的邏輯功能。通過(guò)邏輯綜合軟件，能夠自動(dòng)地將數(shù)據(jù)流描述轉(zhuǎn)換成為門(mén)級(jí)電路。,189,Verilog HDL的運(yùn)算符,190,位運(yùn)算符與縮位運(yùn)算的比較,A：4b1010 、 B：4b1111，,191,對(duì)同一個(gè)操作數(shù)的重復(fù)拼接還可以雙重大括號(hào)構(gòu)成的運(yùn)算符 例如4A=4b1111，2A,2B,C=8b11101000。,作用是將兩個(gè)或多個(gè)信號(hào)的某些位拼接起來(lái)成為一個(gè)新的操作數(shù)，進(jìn)行運(yùn)算操作。,位拼接運(yùn)算符,設(shè)A=1b1，B=2b10，C=2b00,則B,C4b1000 A,B1,C03b110 A,B,C,3b101=8b11000101。,192,一般用法： condition_expr?expr1:expr2;,條件運(yùn)算符,是三目運(yùn)算符，運(yùn)算時(shí)根據(jù)條件表達(dá)式的值選擇表達(dá)式。,首先計(jì)算第一個(gè)操作數(shù)condition_expr的值，如果結(jié)果為邏輯1， 則選擇第二個(gè)