1、數(shù)字系統(tǒng)設(shè)計(jì)實(shí)驗(yàn)報(bào)告 模十狀態(tài)機(jī)與7段譯碼器顯示班 級(jí)： 學(xué) 號(hào)： 姓 名： 實(shí)驗(yàn)二 模十狀態(tài)機(jī)與7段譯碼器顯示一、實(shí)驗(yàn)?zāi)康模和ㄟ^設(shè)計(jì)頻率可選的模十狀態(tài)機(jī)以及7段譯碼電路以進(jìn)一步掌握VHDL硬件描述語言。二、實(shí)驗(yàn)流程：本設(shè)計(jì)有分頻器、多路選擇器、狀態(tài)機(jī)和譯碼器。1.時(shí)鐘輸入作為分頻器的輸入，輸出時(shí)鐘分別為2分頻、4分頻、8分頻和16分頻；2.四個(gè)頻率的時(shí)鐘信號(hào)由4選1的多路選擇器選擇其中之一作為狀態(tài)機(jī)的時(shí)鐘輸入；3.使用選中的時(shí)鐘頻率作為輸入驅(qū)動(dòng)狀態(tài)機(jī)按照以下的次序輸出：0-2-5-6-1-9-4-8-7-3-0的順序輸出；4.使用此輸出作為驅(qū)動(dòng)輸入到7段譯碼器的顯示邏輯。三、實(shí)驗(yàn)原理1.分頻

2、器模塊設(shè)計(jì)：可選用計(jì)數(shù)器模塊實(shí)現(xiàn)，如下所示:if( rst = 0 ) then count =”0000”elsif( clkevent and clk = 1) thencount = count+1;end if;clk2 = count(0);clk4 = count(1);clk8 = count(2);clk16 clk clk clk clk null; end case;3.狀態(tài)機(jī)模塊的實(shí)現(xiàn)：選用case語句實(shí)現(xiàn)：process(clk1,rst,load) beginif(rst=0)thencounts=0000;elsif(load=1)thencountscountsc

3、ountscountscountscountscountscountscountscountscountscounts=0000;end case;end if;q_tempsegsegsegsegsegsegsegsegsegsegseg=;end case;end process;四、仿真結(jié)果及分析：1.資源使用情況結(jié)果分析：占用資源較少。2.置數(shù)、分頻的仿真結(jié)果clk為系統(tǒng)時(shí)鐘，load為置位信號(hào)（高有效）rst為復(fù)位（清零）信號(hào)（低有效），sel為頻率選擇信號(hào)，countss為置位信號(hào)、seg為七段譯碼器輸出，counts為狀態(tài)信號(hào)輸出。五、實(shí)驗(yàn)心得：本實(shí)驗(yàn)是將狀態(tài)機(jī)與數(shù)碼管相結(jié)合，構(gòu)

4、成了模十狀態(tài)機(jī)與7段譯碼器顯示系統(tǒng)。在代碼的編寫過程中，我由簡到繁，分模塊編寫。雖然題目難度并不算大，但是在代碼的編寫過程中仍然遇到了許多問題，通過不斷的調(diào)試和仿真，將問題逐一解決。此次實(shí)驗(yàn)加深了我對VHDL的理解，使我受益匪淺附：程序library IEEE;use IEEE.std_logic_1164.all;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity mod10 isport(clk,rst,load:in std_logic;sel:in std_logic_vector(1 downto 0

5、);countss:in std_logic_vector(3 downto 0);seg:out std_logic_vector(6 downto 0);end mod10;architecture beha of mod10 issignal clk1,clk2,clk4,clk8,clk16:std_logic;signal count,q_temp:std_logic_vector(3 downto 0);signal counts:std_logic_vector(3 downto 0):=0000;beginprocess(clk,rst)beginif( rst = 0) th

6、en count =0000;elsif( clkevent and clk =0) thencount = count+1;end if;clk2 = count(0);clk4 = count(1);clk8 = count(2);clk16 clk1 clk1 clk1 clk1 null; end case;end process;process(clk1,rst,load)beginif(rst=0)thencounts=0000;elsif(load=1)thencountscountscountscountscountscountscountscountscountscountscountscoun