數(shù)字移相信號發(fā)生器設(shè)計摘要：本文介紹了基于FPGA芯片的直接數(shù)字頻率合成器（DDS）的設(shè)計方法，并討論了基于DDS技術(shù)的數(shù)字移相信號發(fā)生器的VHDL設(shè)計。本次設(shè)計采用相位累加器構(gòu)成DDS控制電路，利用ROM存儲正弦信號數(shù)據(jù),再經(jīng)過DA轉(zhuǎn)換成波形輸出。這種電路系統(tǒng)具有較高的頻率分辨率，可以實現(xiàn)快速的頻率切換，并且在改變時能夠保持相位的連續(xù)，很容易實現(xiàn)頻率、相位和幅度的數(shù)控調(diào)制。這里用一個加法器作為相位調(diào)制器對ROM地址產(chǎn)生偏移量，用一個乘法器作為幅度調(diào)制器對ROM數(shù)據(jù)的變化。對于頻率字、相位字、幅度字的輸入采用一個數(shù)據(jù)分配器控制；同時對輸出顯示采用一個數(shù)據(jù)選擇器控制。因為DDS的實現(xiàn)依賴于高速、高性能的數(shù)字器件，使用現(xiàn)場可編程器件FPGA，利用其高速、高性能及可重構(gòu)性的特性，就能根據(jù)需要方便地實現(xiàn)各種不同頻率的信號輸出。一、設(shè)計方案討論頻率合成主要有三種方法：直接模擬合成法、鎖相環(huán)合成法和直接數(shù)字合成法（DirectDigitalFrequencySynthesis,一般簡稱DDS）。直接模擬合成法利用倍頻、分頻、混頻及濾波，從單一或幾個參考頻率中產(chǎn)生多個所需的頻率。該方法頻率轉(zhuǎn)換時間短，但是體積大、功耗大，目前已基本不被采用。鎖相環(huán)合成法通過鎖相環(huán)完成頻率的加、減、乘、除運算。該方法結(jié)構(gòu)簡化、便于集成，且頻譜純度高，目前使用比較廣泛，但存在高分辨率和快轉(zhuǎn)換速度之間的矛盾，一般只能用于大步進頻率合成技術(shù)中。DDS是近年來迅速發(fā)展起來的一種新的頻率合成方法。該方法與前兩種方法相比，這種方法簡單可靠、控制方便，且具有很高的頻率分辨率和轉(zhuǎn)換速度，可以實現(xiàn)可編程和全數(shù)字化，控制靈活方便，并具有極高的性價比。DDS的原理框圖如圖1，控制電路按照一定的地址關(guān)系從存儲器中讀取數(shù)據(jù)，進行數(shù)摸轉(zhuǎn)換，就可以得到一定頻率的輸出波形，再通過濾波器對輸出波形進行平滑處理。圖1DDS原理框圖基于FPGA的DDS控制電路的實現(xiàn)有采用相位累加和比例乘法器兩種方案，下面將分別介紹。（1）、電路如圖2所示，相位累加器由位加法器與位相位寄存器級聯(lián)構(gòu)成，類似于一個簡單的加法器。每來一個時鐘脈沖fclk，加法器就將頻率控制字M與相位寄存器輸出的累加相位數(shù)據(jù)相加，然后把相加后的結(jié)果送至相位寄存器輸入端。相位寄存器在下一個時鐘的作用下就將加法器在上一個時鐘作用后產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器繼續(xù)將相位數(shù)據(jù)與頻率控制字M相加。頻率控制字M由累加器累加以得到相應(yīng)的這個相位數(shù)據(jù)將作為取樣地址值送入的波形存儲器，波形存儲器根據(jù)這個地址輸出相應(yīng)的波形數(shù)據(jù)。最后經(jīng)D/A轉(zhuǎn)換器和低通濾波器將波形數(shù)據(jù)轉(zhuǎn)換成所需要的模擬波形。圖2相位累加器當(dāng)相位累加器累加滿量時，就會產(chǎn)生一次溢出，完成一個周期性的動作，這個周期就是合成信號的一個周期，累加器的溢出頻率也就是DDS的合成信號頻率。（2）、根據(jù)硬件比例乘法器（CC14527）的原理，我們對其進行VHDL設(shè)計實現(xiàn)。其完成的功能為：ST為片選信號，當(dāng)ST有效時，在CLK每十個脈沖中輸出端Q將輸出DATA3.0（09）個脈沖，同時在CLK滿10個脈沖時，C端產(chǎn)生一個脈沖控制信號。當(dāng)data為4，在clk十個脈沖中，q輸出4個脈沖，在CLK滿10個脈沖時，C端產(chǎn)生一個脈沖控制信號，完全實現(xiàn)了比例乘法器功能。在兩個比例乘法器級聯(lián)時，令高位輸入數(shù)據(jù)q0，低位輸入數(shù)據(jù)q1，在每10個脈沖中高位輸出q0個脈沖，同時高位C端禁止低位CLK進入，當(dāng)高位滿10個脈沖后高位C端允許低位CLK進入1個脈沖，這樣在100個脈沖中整體上將輸出10q0q1個脈沖。于是在n級級聯(lián)后，若輸入頻率為f，則輸出脈沖頻率為10n-1q0+10n-2q1+10q（n-2）+q（n-1）f10n。如下圖3為采用6級MUL級聯(lián)產(chǎn)生的DDS控制電路。圖3MUL級聯(lián)構(gòu)成的DDS控制電路以上兩種控制方案，只要累加器位數(shù)和比例乘法器級聯(lián)足夠多，就可以實現(xiàn)頻率的步進小，產(chǎn)生的頻率信號準(zhǔn)確，穩(wěn)定性好，頻率的分辨率高，頻率轉(zhuǎn)換快，容易控制。本次課程設(shè)計中采取第一種方案，相位累加器的位數(shù)為32位。二、設(shè)計原理DDS簡介直接數(shù)字頻率合成DDS（DirectDigitalFrequencySynthesizer）是一種采用數(shù)字化技術(shù)、通過控制相位的變化速度、直接產(chǎn)生各種不同頻率信號的新型頻率合成技術(shù)。隨著IC設(shè)計與制造技術(shù)的發(fā)展，目前已有多種DDS芯片問世，在科研與生產(chǎn)中發(fā)揮了廣泛的作用。DDS芯片具有較高的頻率分辨率，可實現(xiàn)快速的頻率切換且在頻率改變時能夠保持相位的連續(xù)，很容易實現(xiàn)頻率、相位和幅度的數(shù)控調(diào)制，因此直接數(shù)字頻率合成器的應(yīng)用越來越廣泛，尤其在通訊領(lǐng)域中，DDS已大量取代了VCO（模擬的壓控振蕩器）而被廣泛應(yīng)用。但許多專用的DDS芯片，雖然它們功能較齊全，但其控制方式卻是固定的，因此有時不一定是工作所需要的，且芯片價格相對也昂貴。而利用現(xiàn)代CPLD/FPGA芯片的高速、高性能及可重構(gòu)性，也能實現(xiàn)各種較復(fù)雜的頻率合成功能。2DDS的設(shè)計結(jié)構(gòu)及工作原理如下圖4為一個基本的DDS結(jié)構(gòu)圖，它主要由同步寄存器、相位累加器、相位調(diào)制器、正弦ROM查找表、幅度調(diào)制器、D/A轉(zhuǎn)換器（略）、和低通濾波器（略）組成。圖4DDS結(jié)構(gòu)原理圖如上圖所示的DDS基本原理組成框圖結(jié)構(gòu)特點為：1系統(tǒng)時鐘clk由一個穩(wěn)定的晶體振蕩器產(chǎn)生，用來同步整個合成器的各組成部分。同步寄存器的使用是為了當(dāng)輸入的頻率字改變時不會干擾相位累加器的正常工作。圖5相位累加器位寬和采樣點關(guān)系2相位累加器是整個DDS的核心，它由N位加法器和N位相位寄存器級聯(lián)構(gòu)成，類似一個簡單的加法器，完成上面推導(dǎo)中的相位累加功能。每來一個時鐘脈沖，加法器就將輸入的N位頻率字與相位寄存器輸出的累加相位數(shù)據(jù)相加，然后將相加后的結(jié)果送至相位累加器的輸入端，相位寄存器就將在上一個時鐘作用后產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端，以使同步寄存器頻率字輸入寄存器同步寄存器相位字輸入正弦ROM查找表正弦信號輸出clk系統(tǒng)時鐘相位累加器相位調(diào)制器NNNMM數(shù)據(jù)線位寬幅度字輸入同步寄存器幅度調(diào)制器加法器在下一個時鐘的作用下繼續(xù)將相位數(shù)據(jù)與輸入的頻率字相加。當(dāng)相位累加器累加滿量程時，就會產(chǎn)生一次溢出，完成一個周期性的動作，這個周期就是合成信號的一個周期，累加器的溢出頻率就是DDS的合成信號頻率。3相位調(diào)制器接收相位累加器的相位輸出，并與一個相位偏移值相加，主要用于信號的相位調(diào)制，如PSK（相移鍵控）等。在不使用時可去掉該部分，或加一個固定的相位字輸入。注意相位字輸入也要用同步寄存器保持同步，但相位字輸入的寬度M與頻率字輸入N往往是不相等的。4幅度調(diào)制器接收經(jīng)ROM輸出數(shù)據(jù)值，并與一個幅度增量相乘，主要用于信號的幅度調(diào)制，在不加該部分時，輸出信號的幅度值以ROM中的數(shù)據(jù)為基準(zhǔn)，5正弦ROM查找表的作用是完成地址的查表轉(zhuǎn)換，或理解為相位到幅度的轉(zhuǎn)換。將相位累加器或相位調(diào)制器輸出的相位數(shù)據(jù)作為取樣地址，來尋找正弦ROM表進行相位到幅度的變換，輸出不同的幅度編碼。在許多需要幅度的場合，可在正弦ROM查找表后，D/A轉(zhuǎn)換前放置一個采用乘法器實現(xiàn)的幅度控制模塊。再經(jīng)D/A轉(zhuǎn)換器得到相應(yīng)的階梯波，最后經(jīng)過低通濾波器對階梯波進行平滑處理，得到由輸入的頻率字決定的連續(xù)變化的輸出正弦波。6由前面的公式推導(dǎo)可得出基本DDS結(jié)構(gòu)的常用參數(shù)計算如下：DDS的輸出頻率：fsin=M(fclk/2n)，M為頻率輸入字，其數(shù)據(jù)位寬度為N。DDS的頻率分辨率：1/2n。3DDS特點1DDS的頻率分辨率在相位累加器的位數(shù)N足夠大時，理論上可以獲得相應(yīng)的分辨精度，這是傳統(tǒng)方法難以實現(xiàn)的。2DDS是一個全數(shù)字結(jié)構(gòu)的開環(huán)系統(tǒng)，無反饋環(huán)節(jié)，因此其速度極快，一般在納秒量級。3DDS的相位誤差主要依賴于時鐘的相位特性，相位誤差小。另外，DDS的相位是連續(xù)變化的，形成的信號具有良好的頻譜，這是傳統(tǒng)的直接頻率合成方法無法實現(xiàn)的。三、設(shè)計實現(xiàn)圖6DDS信號流程圖上圖6為本次設(shè)計任務(wù)基本要求的信號流程圖。從圖中可以看到，頻率字的輸入為12位，相位字的輸入為8位，以及后來的發(fā)揮部分中幅度字的輸入也為8位，輸出的兩路正弦信號為10位數(shù)據(jù)位寬，分別接入兩片高速DAC，最后由示波器顯示波形。1輸入設(shè)計由于受到按鍵限制，輸入部分采用數(shù)據(jù)分配器，由3位鍵控制數(shù)據(jù)的輸入，s作為輸入片選信號，clk作為輸入采樣時鐘，fword、pword、aword作為頻率字、相位字、幅度字輸出；fxian、pxian、axian作為頻率預(yù)置值、相位預(yù)置值、幅度預(yù)置值輸出到數(shù)碼管顯示。當(dāng)s=0時，輸入數(shù)據(jù)以頻率有效，當(dāng)s=1時，輸入數(shù)據(jù)以相位和幅度有效。由設(shè)計任務(wù)可知：頻率范圍為1Hz4000Hz=212，所以fxian、fword分別為16位和12位有效字，數(shù)值大小相同，不同的是fxian為10進制、fword為16進制。相位差范圍為0359，步進為1.4，由359/1.4=256可以設(shè)置pxian、pword分別為8位和8位有效字，數(shù)值相等都為16進制。輸出幅度峰峰值0.13.0V，步距0.1V，由30=1Fh，同樣設(shè)置axian、aword分別為8位和8位有效字，數(shù)值大小相同，不同的是axian為10進制、aword為16進制。具體控制如下表：s=0s=1key控制說明頻率1512幅度74計數(shù)滿復(fù)位11830Key(0)加法計數(shù)，產(chǎn)生進位74相位74Key(1)加法計數(shù)，不產(chǎn)生進位3030Key(2)加法計數(shù)，不產(chǎn)生進位圖7輸出顯示與按鍵關(guān)系注：有效字是實際有效的位數(shù)，但實際輸出位數(shù)由后面的調(diào)制器決定。clkkey2.0sfxian15.0fword31.0pxian7.0pword9.0axian7.0aword9.0demuxinst2輸出設(shè)計1由于只有四個數(shù)碼管顯示數(shù)據(jù)，因此采用一個數(shù)據(jù)選擇器對輸出作調(diào)整如圖，輸入部分有三個數(shù)據(jù)，x1表示頻率（十進制）、x2表示相位（16進制）、x3表示幅度（十進制）；數(shù)據(jù)位數(shù)已在輸入部分分析過，這里不再重復(fù)，d作為輸出片選信號，當(dāng)d=0時，輸出數(shù)據(jù)為x1(頻率)，當(dāng)d=1時，輸出數(shù)據(jù)為x2(相位)和x3(幅度)并置。2對于兩路正弦信號分別采用兩片位超高速DAC（轉(zhuǎn)換速率最高150MHz），兩個電位器可分別調(diào)協(xié)兩個D/A輸出的幅度（輸出幅度峰峰值不可大于5V，否則波形失真）；J1和J2分別是模擬信號輸出的PA、PB口，也可在掛鉤處輸出，分別是兩個10位DA5651輸出口。本次設(shè)計調(diào)幅最大為3V，以30顯示，步進為1，則最大值為210*27=217，以10顯示表示1V，1023，所以取乘法器結(jié)果的167中間10位，此時基準(zhǔn)幅度略微小于0.1V，最大為3.0V。Pin140(PIO35)Pin139(PIO34)Pin137(PIO32)Pin138(PIO33)Pin136(PIO31)Pin135(PIO30)Pin134(PIO29)Pin133(PIO28)Pin132(PIO27)Pin128(PIO26)Pin166(PIO45)Pin165(PIO44)Pin164(PIO43)Pin163(PIO42)Pin162(PIO41)Pin161(PIO40)Pin160(PIO39)Pin159(PIO38)Pin158(PIO37)Pin141(PIO36)5510/5540Pin144Pin167(PIO46)DACLK模擬信號輸出超高速