燕山大學本科生畢業(yè)設計 論文 學 號 學生 姓名 專業(yè) 班級 題目基于 CPLD 的出租車計價器設計 課題 來源自選 主要內(nèi)容 研制可用于計算 顯示運費數(shù)目的計價器電路 基本要求 使用 CPLD 器件 在實驗箱上實現(xiàn) 設每運行 0 5m 產(chǎn)生一個傳感脈沖 起步里程 起步價可設定 每公里單價可設定 每 0 5 公里刷新一次顯示 且提前顯示 中途停車時 計時收費 單價可設定 里程超過 20 公里時單價加倍 能顯示單價和總價 論文 綜述 外文翻譯等要求按學校教務處規(guī)定 參考資料 CPLD 原理 MC51 單片機原理 數(shù)字電路 周次1 45 89 1213 1617 19 應完成的內(nèi)容 調(diào)研 查資料研究總體方 案 模塊設 計 總體設計 仿真 硬件調(diào)試 撰寫論文答辯 指導教師 系級教學 單位審批 摘要 I 摘 要 隨著出租車行業(yè)的發(fā)展 對出租車計價器的要求也越來越高 用戶不 僅要求計價器性能穩(wěn)定 計費準確 有防作弊功能 而且由于不同的地區(qū) 計價方式存在差異 各個地區(qū)的起步里程 起步價 每公里單價以及停車 收費價都是不同的 并且有些地區(qū)有夜間收費及郊區(qū)收費等 而有些地區(qū) 則無夜間收費和郊區(qū)收費 而有超程費 因此 用戶迫切的要求有一款功 能完備的計價器 本文介紹了一個以 Altera 公司可編程邏輯芯片 EPF10K10LC84 4 為控 制核心 附加一定外圍控制電路組成的出租車計價器系統(tǒng) 詳細的介紹了 出租車計價器系統(tǒng)的組成及工作原理 簡述了在 EDA 平臺上用單片 CPLD 器件構成該數(shù)字系統(tǒng)的設計思想和實現(xiàn)過程 論述了起步里程調(diào)整模塊 各種單價可變模塊 計費模塊 譯碼動態(tài)掃描等模塊的設計方法和技巧 隨著科技的進步 電子產(chǎn)品的更新日新月異 EDA Electronic Design Automation 技術作為電子產(chǎn)品開發(fā)研制的源動力 數(shù)字系統(tǒng)隨著 EDA 技 術的高速發(fā)展 電子系統(tǒng)的設計技術和工具發(fā)生了深刻的變化 大規(guī)?？?編程邏輯器件 CPLD FPGA 的出現(xiàn) 給設計人員帶來了諸多方便 只有 掌握了 EDA 技術才有能力參與世界電子工業(yè)市場的競爭 才能生存與發(fā) 展 關鍵詞 EDA 出租車計價器 計數(shù)器 寄存器 掃描電路 燕山大學本科生畢業(yè)設計 論文 II Abstract With the taxi industry taxi valuation by the increasingly high demands of users not only requires valuation device performance stability before accurate anti fraud functions but for different valuation methods region there are differences in various regions starting mileage taxis and the cost per km for parking fees are different charges and a night in some areas and the outskirts of charges and fees and in some areas no night outskirts charges and a super charge Therefore users require urgent paragraph functions valuation devices This introduced a Altera Company programmable logic chips EPF10K10LC84 4 for the control of the core additional certain external control circuit formed by taxi costing system Detailed system introduced by taxi costing the composition and working principles Outlined in the EDA platform used CPLD devices constitute the digital system design concepts and realization process Discussed starting mileage adjustment module various cost variable module costing module decoding dynamic scanning module the design methodology and techniques With advances in technology electronic products are updated EDA Electronic Design Automation technology as a source for the development of electronic products high speed digital systems with EDA technology development electronic system design techniques and tools changed the emergence of large scale programmable logic devices CPLD FPGA to designers brought many convenience Only by grasping the EDA technology participation in the world electronics industry will be capable of competition in the market to survive and develop Keywords EDA taxi costing devices counter register scanning circuit 燕山大學本科生畢業(yè)設計 論文 目 錄 摘摘 要要 I Abstract II 第第 1 章章 緒論緒論 1 1 1 課題背景 1 1 1 1 課題背景 1 1 1 2 CPLD 與 EDA 技術 1 1 2 課題目的及意義 2 1 3 論文簡介 2 1 3 1 論文內(nèi)容 2 1 3 2 章節(jié)安排 3 1 4 本章小結(jié) 3 第第 2 章章 CPLD 與與 EDA 技術技術 4 2 1 CPLD 技術 4 2 2 1 編程邏輯器件的發(fā)展 4 2 2 2 可編程邏輯器件的特點 5 2 2 3 可編程邏輯器件的應用前景 6 2 2 EDA 技術 8 2 2 1 EDA 技術概述 8 2 2 2 EDA 技術的基本特征 9 2 2 3 EDA 技術的特點 9 2 2 4 EDA 技術發(fā)展趨勢 10 2 3 本章小結(jié) 11 第第 3 章章 設計方案設計方案 12 3 1 設計思路 12 3 2 方案設計 比較與論證 13 3 2 1 方案一 利用加法器進行加法運算 13 燕山大學本科生畢業(yè)設計 論文 i 3 2 2 方案二 利用計數(shù)器進行加法運算 14 3 3 本章小結(jié) 14 第第 4 章章 出租車計價器設計出租車計價器設計 15 4 1 起步里程可變模塊 0KBLC 15 4 2 傳感脈沖模塊 0CGMC 19 4 3 20KM 后單價加倍模塊 ODJJB 和 CCJB 20 4 3 1 ODJJB 模塊 20 4 3 2 CCJB 模塊 21 4 4 起步價模塊 QBJ 22 4 5 可變單價模塊 BDJ 25 4 6 停車價設置與計費模塊 TCJ 27 4 7 計費模塊 JF 29 4 8 掃描顯示模塊 XS 30 4 9 脈沖分頻部分 31 4 9 1 計時脈沖 1HZ 31 4 9 2 傳感脈沖 500HZ 32 4 10 整體仿真 33 4 11 硬件測試 34 4 12 本章小結(jié) 36 結(jié)結(jié) 論論 37 參考文獻參考文獻 38 致謝致謝 39 燕山大學本科生畢業(yè)設計 論文 0 第 1 章 緒論 1 1 課題背景 1 1 1 課題背景 隨著出租車行業(yè)的發(fā)展 對出租車計價器的要求也越來越高 用戶不 僅要求計價器性能穩(wěn)定 計費準確 有防作弊功能 而且不同的地區(qū)計價 方式存在差異 各個地區(qū)的起步里程 起步價 每公里單價以及停車收費 價都是不同的 并且有些地區(qū)有夜間收費及郊區(qū)收費等 而有些地區(qū)則無 夜間收費和郊區(qū)收費 而有超程費 由于人們生活水平的提高 出租車的計費形式也隨著不斷地調(diào)整 國 內(nèi)的大城市幾乎每年都要調(diào)整一次計費模式 用戶迫切的需要有一款各部 分的參數(shù)可以隨意設定的計價器 本文就介紹了一款以 Altera 公司可編程 邏輯芯片 EPF10K10LC84 4 為控制核心 附加一定外圍控制電路組成的出 租車計價器系統(tǒng) 詳細的介紹了出租車計價器系統(tǒng)的組成及工作原理 簡 述了在 EDA 平臺上用單片 CPLD 器件構成該數(shù)字系統(tǒng)的設計思想和實現(xiàn) 過程 此計價器具有起步里程可調(diào) 各種價格可調(diào)的功能 基本滿足了用 戶的要求 1 1 2 CPLD 與 EDA 技術 1 CPLD 技術 隨著數(shù)字集成電路的不斷更新?lián)Q代 特別是可編程邏輯器件的出現(xiàn) 使得傳統(tǒng)的數(shù)字系統(tǒng)設計方法發(fā)生了根本的改變 可編程邏輯器件PLD Programmable Logic Device 是一種數(shù)字電路 它可以由用戶來進行編程和 進行配置 利用它可以解決不同的邏輯設計問題 PLD由許多邏輯門電路 觸發(fā)器以及內(nèi)部連接電路構成 利用軟件和硬件 編程器 可以對其進行編 程 從而實現(xiàn)特定的邏輯功能 可編程邏輯器件的靈活性使得硬件系統(tǒng)設計師在實驗室里用一臺計算 機 一套相應的 EDA 軟件和可編程邏輯芯片就可以完成數(shù)字系統(tǒng)設計與 生產(chǎn) 而其中應用最廣泛的可編程邏輯器件當屬 FPGA 和 CPLD FPGA 和 CPLD 都是可編程邏輯器件 它們是在 PAL GAL 等邏輯器件的基礎 上發(fā)展起來的 同以往的 PAL GAI 等比較 FPGA CPLD 的規(guī)模更大 第 1 章 緒論 1 它可以替代幾十甚至幾千塊通用 IC 芯片 這樣的 FPGA CPLD 實際上就 是一個子系統(tǒng)部件 因此它受到了世界范圍內(nèi)電子工程設計人員的廣泛關 注和普遍歡迎 2 EDA 技術 EDA是電子設計自動化 Electronic Design Automation 縮寫 是90年 代初從CAD 計算機輔助設計 CAM 計算機輔助制造 CAT 計算機輔助測 試 和CAE 計算機輔助工程 的概念發(fā)展而來的 就是以大規(guī)模可編程邏輯 器件為設計載體 以硬件描述語言為系統(tǒng)邏輯描述的主要表達方式 用計 算機 可編程邏輯器件的開發(fā)軟件及實驗開發(fā)系統(tǒng)作為設計工具 通過有 關的開發(fā)軟件 將自動完成對電子系統(tǒng)的硬件系統(tǒng)的邏輯編譯 邏輯分割 邏輯綜合及優(yōu)化 邏輯布局布線 以及對特定目標芯片的適配編譯 邏輯 映射 編程下載等工作 最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新 技術 1 1 2 課題目的及意義 基于 CPLD 的出租車計價器屬于數(shù)字電子 EDA 設計課題 數(shù)字電子技術是當前發(fā)展最快的學科之一 和模擬電子技術相比它具 有很好的優(yōu)點 1 便于高度集成化 2 工作可靠性高 抗干擾能力強 3 數(shù)字信息便于長期保存 4 數(shù)字集成電路產(chǎn)品系列多 通用性強 成本低 5 保密性好 數(shù)字電路的設計過程和方法在不斷的發(fā)展和完善 由于半導體技術的 迅速發(fā)展 微型計算機的廣泛應用 所以數(shù)字電子技術在現(xiàn)代科學技術領 域中占很重要的地位 應用也更加廣泛 只有學好數(shù)字電子 掌握了EDA 技術才有能力參與世界電子工業(yè)市場的競爭 才能生存與發(fā)展 2 1 3 論文簡介 1 3 1 論文內(nèi)容 本論文所介紹的出租車計價器是基于 CPLD 技術的 文中首先介紹了 數(shù)字電子 EDA CPLD 技術的發(fā)展 然后分析了本設計的具體方案 最后 詳細的介紹了本設計中各個部分的邏輯組成 并且通過仿真波形來驗證方 燕山大學本科生畢業(yè)設計 論文 2 案的正確性和其邏輯的可行性 在所有的論證都表明此設計邏輯正確后 對其進行硬件測試 以進一步驗證設計的合理性 1 3 2 章節(jié)安排 第一章 緒論 介紹課題背景 第二章 CPLD 與 EDA 技術的簡介 第三章 介紹設計方案的選擇和整體思路 第四章 具體介紹各個部分的設計思路 1 4 本章小結(jié) 本章從大體上介紹了本課題的背景 從總體上介紹了本文的內(nèi)容 第 1 章 緒論 3 第 2 章 CPLD 與 EDA 技術 電子設計自動化 EDA 的實現(xiàn)是與 CPLD FPGA 技術的迅速發(fā)展息 息相關的 CPLD FPGA 是 80 年代中后期出現(xiàn)的 其特點是具有用戶可編 程的特性 利用 PLD FPGA 電子系統(tǒng)設計工程師可以在實驗室中設計出 專用 IC 實現(xiàn)系統(tǒng)的集成 從而大大縮短了產(chǎn)品開發(fā)時間 降低了開發(fā)成 本 此外 CPLD FPGA 還具有靜態(tài)可重復編程和在線動態(tài)結(jié)構特性 使 硬件的功能可像軟件一樣通過編程來修改 不僅使設計修改和產(chǎn)品升級變 得十分方便 而且極大地提高了電子系統(tǒng)的靈活性和通用能力 電路設計工程師設計一個電路首先要確定線路 然后進行軟件模擬及 優(yōu)化 以確認所設計電路的功能及性能 然而隨著電路規(guī)模的不斷增大 工作頻率的不斷提高 將會給電路引入許多分布參數(shù)的影響 而這些影響 用軟件模擬的方法較難反映出來 所以有必要做硬件仿真 FPGA CPLD 就可以實現(xiàn)硬件仿真以做成模型機 將軟件模擬后的線路經(jīng)一定處理后下 載到 FPGA CPLD 就可容易地得到一個模型機 從該模型機 設計者就 能直觀地測試其邏輯功能及性能指標 2 1 CPLD 技術 2 2 1 編程邏輯器件的發(fā)展 可編程邏輯器件PLD Programmable Logic Device 是一種數(shù)字電路 它 可以由用戶來進行編程和進行配置 利用它可以解決不同的邏輯設計問題 PLD由許多邏輯門電路 觸發(fā)器以及內(nèi)部連接電路構成 利用軟件和硬件 編程器 可以對其進行編程 從而實現(xiàn)特定的邏輯功能 3 可編程邏輯器件自70年代初期以來經(jīng)歷了從PROM PLA PAL GAL到CPLD和FPGA的發(fā)展過程 在結(jié)構 工藝 集成度 功能 速度和 靈活性方面都有很大的改進和提高 其大致的演變過程主要有以下三個發(fā) 展階段 1 早期的可編程邏輯器件 70年代初期的PLD主要用于解決各種類型的存儲問題 如可編程只讀 存儲器 PROM 紫外線可擦除只讀存儲器 EPROM 和電可擦除只讀存儲 器 EEPROM 由于結(jié)構的限制 它們只能完成簡單的數(shù)字邏輯功能 燕山大學本科生畢業(yè)設計 論文 4 2 結(jié)構上稍微復雜的可編程芯片 第 2 章 CPLD 與 EDA 技術 5 70年代末到80年代初 AMD公司和Lattice公司先后推出了可編程邏輯 器件PLD 產(chǎn)品主要為PAL 可編程陣列邏輯 Programmable Array Logic GAL 通用陣列邏輯 Generic Array Logic 和PLA 可編程邏輯陣列 Programmable Logic Array 這一類PLD在設計上有很強的靈活性 可以實 現(xiàn)速度特性較好的邏輯功能 但由于結(jié)構簡單 它們只能實現(xiàn)規(guī)模較小的 電路 3 功能齊全 編程靈活的可編程邏輯器件 80年代中期 Altera 公司和Xilinx 公司同期推出了CPLD 復雜可編程 邏輯器件Complex Programmable Logic Device 和FPGA 現(xiàn)場可編程門陣列 Field Programmable Gates Array 它們都具有體系結(jié)構和邏輯單元靈活 集成度高以及適用范圍寬等特點 可以實現(xiàn)較大規(guī)模的電路 進人90年代后 可編程邏輯集成電路技術進入了飛速發(fā)展的時期 除 繼續(xù)提高器件的集成度和速度等技術指標外 在系統(tǒng)可編程技術ISP In System Programmability 和掃描測試技術的出現(xiàn) 使得可編程邏輯器件在器 件編程技術和器件測試技術方面也獲得了劃時代的進步 2 2 2 可編程邏輯器件的特點 隨著數(shù)字集成電路的不斷更新和換代 特別是可編程邏輯器件的出現(xiàn) 使得傳統(tǒng)的數(shù)字系統(tǒng)設計方法發(fā)生了根本的改變 可編程邏輯器件的靈活 性使得硬件系統(tǒng)設計師在實驗室里用一臺計算機 一套相應的EDA軟件和 可編程邏輯芯片就可以完成數(shù)字系統(tǒng)設計與生產(chǎn) 而其中應用最廣泛的可 編程邏輯器件當屬FPGA和CPLD FPGA和CPLD都是可編程邏輯器件 它 們是在PAL GAL等邏輯器件的基礎上發(fā)展起來的 同以往的PAL GAI等 比較 FPGA CPLD的規(guī)模更大 它可以替代幾十甚至幾千塊通用IC芯片 這樣的FPGA CPLD實際上就是一個子系統(tǒng)部件 因此它受到了世界范圍 內(nèi)電子工程設計人員的廣泛關注和普遍歡迎 FPGA是新一代面向用戶的可編程邏輯器件 它的功能密度遠遠超過 其他PLD器件 一塊FPGA可以替代 100 200 片標準器件或者 20 40 片 GAL器件 其I O引腳數(shù)多達100余條 所以一片F(xiàn)PGA芯片可以替代多個 邏輯功能復雜的邏輯部件 或者一個小型數(shù)字系統(tǒng) 自FPGA問世以來 它已在許多領域獲得了廣泛的應用 4 邏輯單元型結(jié)構 LCA Logic Cell Array 的FPGA由三部分組成 即邏 輯單元陣列CLB Configurable Logic Block I O單元 互聯(lián)資源 5 這種類 燕山大學本科生畢業(yè)設計 論文 6 型結(jié)構的特點是通過對CLB編程實現(xiàn)邏輯功能 通過對I O單元編程確定輸 入或輸出結(jié)構 通過對互聯(lián)資源編程實現(xiàn)CLB之間 CLB與I O單元之間 I O單元之間的互聯(lián)關系 從而實現(xiàn)用戶所需要的邏輯功能 PAL結(jié)構擴展 型FPGA則是在PLA基礎上加以改進和擴展 大幅度增加了寄存器數(shù)量和 I O引腳數(shù) 增設了可編程互聯(lián)資源 改善了互聯(lián)模式 改進了陣列結(jié)構 使得芯片的利用率大大提高 CPLD器件的結(jié)構是一種與陣列可編程 或陣列固定的與或陣列形式 PAL GAL都采用這種形式 但CPLD同它們相比 增加了內(nèi)部連線 對 邏輯宏單元和I O單元也有重大改進 一般情況下 CPLD器件中包含三種 結(jié)構 可編程邏輯宏單元 可編程I O單元 可編程內(nèi)部連線 部分CPLD 器件內(nèi)還集成了RAM FIFO或雙口RAM等存儲器 以適應DSP應用設計的 要求 CPLD器件具有同F(xiàn)PGA器件相似的集成度和易用性 在速度上還有 一定的優(yōu)勢 因此 在可編程邏輯器件技術的競爭中它與FPGA并駕齊驅(qū) 成為兩支領導可編程器件技術發(fā)展的力量之一 2 2 3 可編程邏輯器件的應用前景 隨著電子技術的高速發(fā)展 今天的CPLD和FPGA器件在集成度 功能 和性能 速度及可靠性 方面已經(jīng)能夠滿足大多數(shù)場合的使用要求 用 CPLD FPGA等大規(guī)模可編程邏輯器件取代傳統(tǒng)的標準集成電路 接口 電路和專用集成電路已成為技術發(fā)展的必然趨勢 6 1 PLD 在 ASIC 設計中的應用 可編程邏輯器件是在ASIC 專用型集成電路Application Specific Integrated Circuit 設計的基礎上發(fā)展起來的 在ASIC設計方法中 通常采 用全定制和半定制電路設計方法 設計完成后 如果不能滿足要求 就得 重新設計再進行驗證 這樣就使得設計開發(fā)周期變長 產(chǎn)品上市時間難以 保證 大大增加了產(chǎn)品的開發(fā)費用 FPGA CPLD芯片是特殊的ASIC芯片 它們除具有ASIC的特點之外 還具有自身的優(yōu)勢 目前 ASIC的容量越來越大 密度已達到平均每平方英寸1百萬個門 電路 芯片密度雖然不斷提高 但芯片卻受到引腳的限制 片上引腳雖然 很多 但接入內(nèi)核的引腳數(shù)目卻是有限的 而選用FPGA CPLD則不存在 這樣的限制 因為現(xiàn)在可達到的金屬層數(shù)目增強了產(chǎn)品的優(yōu)勢 FPGA CPLD芯片的規(guī)模越來越大 其單片邏輯門數(shù)已達到上百萬門 實 第 2 章 CPLD 與 EDA 技術 7 現(xiàn)的功能也越來越強 同時可以實現(xiàn)系統(tǒng)集成 7 另外 與ASIC相比 編程邏輯器件研制周期較短 先期開發(fā)費用較低 也沒有最少訂購數(shù)量的限制 所有這一切簡化了庫存管理 隨著每個門電 路成本的降低和每個器件中門電路數(shù)量的增加 可編程邏輯器件正在大 舉打人傳統(tǒng)的門陣列領域 并已有少量的打入了標準單元ASIC的領域 2 在電子技術領域中的應用 1 在微機系統(tǒng)中的應用FPGA CPLD可以取代現(xiàn)有的全部微機接口芯 片 實現(xiàn)微機系統(tǒng)中的地址譯碼 總線控制 中斷及DMA控制 DRAM管 理和I O接口電路等功能 利用CPLD和FPGA可以把多個微機系統(tǒng)的功能 集成在同一塊芯片中 即進行所謂的 功能集成 2 在通信領域中的應用現(xiàn)代通信系統(tǒng)的發(fā)展方向是功能更強 體積 更小 速度更快 功耗更低 FPGA CPLD在集成度 功能和速度上的優(yōu) 勢正好滿足通信系統(tǒng)的這些要求 所以現(xiàn)在無論是民用的移動電話 程控 交換機 集群電臺 廣播發(fā)射機和調(diào)制解調(diào)器 還是軍用的雷達設備 圖 像處理設計 遙控遙測設備 加密通信機都已廣泛地使用大規(guī)?？删幊踢?輯器件 3 在數(shù)字信號處理技術 DSP 領域中的應用DSP在很多領域具有廣 泛的用途 如雷達 圖像處理 數(shù)據(jù)壓縮 數(shù)字電視和數(shù)字通信機等 隨 著DSP系統(tǒng)復雜程度和功能要求的提高 用DSP解決方案愈現(xiàn)出其缺陷性 實時性不強 靈活性太差 不適合在實驗室或技術開發(fā)等場合使用等 現(xiàn) 在 FPGA CPLD為DSP提供了解決問題的方案 FPGA CPLD和DSP技術 結(jié)合 能夠在集成度 速度 實時性 和系統(tǒng)功能方面滿足DSP的需要 應用FPGA CPLD設計DSP系統(tǒng)可以減少系統(tǒng)體積 提高系統(tǒng)的工作速度 例如 用FPGA可以將一塊PC機長卡大小的圖像處理板縮小到一塊FPGA芯 片和幾片外圍電路上 可編程邏輯器件是邏輯器件家族發(fā)展最快的一類器件 可編程邏輯器 件的出現(xiàn)使得其產(chǎn)品開發(fā)周期縮短 現(xiàn)場靈活性好 開發(fā)風險變小 隨著 工藝 技術及市場的不斷發(fā)展 PLD產(chǎn)品的價格將越來越便宜 集成度越 來越高 速度越來越快 再加上其設計開發(fā)采用符合國際標準的 功能強 大的通用性EDA工具 可編程器件的應用前途將愈來愈廣闊 FPGA CPLD以其不可替代的地位 將越來越受到也內(nèi)人士的關注 燕山大學本科生畢業(yè)設計 論文 8 2 2 EDA 技術 2 2 1 EDA 技術概述 EDA是電子設計自動化 Electronic Design Automation 縮寫 是90年 代初從CAD 計算機輔助設計 CAM 計算機輔助制造 CAT 計算機輔助測 試 和CAE 計算機輔助工程 的概念發(fā)展而來的 8 EDA技術是以計算機為工作平臺 融合先進的微電子技術 計算機技 術 智能化技術最新成果根據(jù)硬件描述語言HDL以 Hardware Description language 完成的設計文件 自動地完成邏輯編譯 化簡 分割 綜合及優(yōu) 化 布局布線 仿真以及對于特定目標芯片的適配編譯和編程下載等工作 直至實現(xiàn)既定的電子線路系統(tǒng)功能 EDA技術是一門綜合性學科 它打破了軟件和硬件間的壁壘 代表了 電子設計技術和應用技術的發(fā)展方向 EDA技術主要能對電子系統(tǒng)進行三 方面的輔助設計工作 即IC設計 電子電路設計和PCB設計 電子系統(tǒng)的 設計 根據(jù)計算機輔助設計技術介入人的程度 一般可以分為三類 1 人工設計方法 從方案的提出到驗證和修改均由人工完成 其驗證需要搭建實際電路 來實現(xiàn) 此法花費大 效率低 制造周期長 而且目前很多的產(chǎn)品實際上 已無法由人工來完成 屬于刀耕火種的時代 2 計算機輔助設計CAD Computer Aided Design 從20世紀70年代以來 人們開始使用計算機來進行IC版圖設計和PCB 布局布線 并發(fā)展為可以進行電路功能設計和結(jié)構設計 增加了原理圖輸 入 邏輯仿真 電路性能分析和自動布局布線等功能 應該說CAD技術取 得了巨大的成功 但由于各種軟件千差萬別 功能比較單一 自動化和智 能化程度還不高 并沒有把人從繁瑣的設計工作中解放出來 3 電子設計自動化EDA 20世紀90年代進人EDA階段 隨著電子和計算機的發(fā)展 電子產(chǎn)品的 設計 測試及制造等各個環(huán)節(jié) 都已經(jīng)與計算機系統(tǒng)緊密聯(lián)系 現(xiàn)代電子 產(chǎn)品在性能提高 集成度和精密度不斷增加的同時 產(chǎn)品更新?lián)Q代的周期 越來越短 這就要求從產(chǎn)品的設計開始 到制造及測試等各個階段必須提 高效率 降低成本 它是CAD技術發(fā)展的必然產(chǎn)物 是現(xiàn)代電子設計技術 的核心 第 2 章 CPLD 與 EDA 技術 9 2 2 2 EDA 技術的基本特征 EDA代表了當今電子設計技術的最新發(fā)展方向 利用EDA工具 電子 設計師可以從概念 算法 協(xié)議等開始設計電子系統(tǒng) 大量工作可以通過 計算機完成 并可以將電子產(chǎn)品從電路設計 性能分析到設計出IC版圖或 PCB版圖的整個過程在計算機上自動處理完成 設計者采用的設計方法是 一種高層次的 自頂向下 的全新設計方法 這種設計方法首先從系統(tǒng)設 計入手 在頂層進行功能方框圖的劃分和結(jié)構設計 在方框圖一級進行仿 真 糾錯 并用硬件描述語言對高層次的系統(tǒng)行為進行描述 在系統(tǒng)一級 進行驗證 然后 用綜合優(yōu)化工具生成具體門電路的網(wǎng)絡表 其對應的物 理實現(xiàn)級可以是印刷電路板 PCB 或?qū)Ｓ眉呻娐?ASIC 設計者的工作 僅限于利用軟件的方式 即利用硬件描述語言和EDA軟件來完成對系統(tǒng)硬 件功能的實現(xiàn) 由于設計的主要仿真和調(diào)試過程是在高層次上完成的 這 既有利于早期發(fā)現(xiàn)結(jié)構設計上的錯誤 避免設計工作的浪費 又減少了邏 輯功能仿真的工作量 提高了設計的一次性成功率 由于現(xiàn)代電子產(chǎn)品的復雜度和集成度的日益提高 一般分離的中小規(guī) 模集成電路組合已不能滿足要求 電路設計逐步地從中小規(guī)模芯片轉(zhuǎn)為大 規(guī)模 超大規(guī)模 LSI VLSI 芯片 具有高速度 高集成度 低功耗的可編 程ASIC器件已蓬勃發(fā)展起來 9 在EDA技術中所用的大規(guī)模 超大規(guī)模 LSI VL SI 芯片被稱為可編程ASIC芯片 這些可編程邏輯器件自70年代以 來 經(jīng)歷了PAL GAL CPLD FPGA幾個發(fā)展階段 其中CPLD 復雜可 編程邏輯器件 FPGA 現(xiàn)場可編程邏輯器件 屬高密度可編程邏輯器件 目 前集成度已高達200萬門 片以上 它將掩模ASIC集成度高的優(yōu)點和可編程 邏輯器件設計生產(chǎn)方便的特點結(jié)合在一起 特別適合于樣品研制或小批量 產(chǎn)品開發(fā) 使產(chǎn)品能以最快的速度上市 而當市場擴大時 它可以很容易 地轉(zhuǎn)由掩模ASIC實現(xiàn) 因此開發(fā)風險也大為降低 可以說CPLD FPGA器 件 已成為現(xiàn)代高層次電子設計方法的實現(xiàn)載體 2 2 3 EDA 技術的特點 EDA技術 就是以大規(guī)模可編程邏輯器件為設計載體 以硬件描述語 言為系統(tǒng)邏輯描述的主要表達方式 用計算機 可編程邏輯器件的開發(fā)軟 件及實驗開發(fā)系統(tǒng)作為設計工具 通過有關的開發(fā)軟件 將自動完成對電子 系統(tǒng)的硬件系統(tǒng)的邏輯編譯 邏輯分割 邏輯綜合及優(yōu)化 邏輯布局布線 燕山大學本科生畢業(yè)設計 論文 10 至對于特定目標芯片的適配編譯 邏輯映射 編程下載等工作 最終形成 集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術 利用EDA技術進行電子系統(tǒng) 的設計 具有以下幾個特點 10 1 用軟件的方式設計硬件 2 用軟件方式設計的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換 由有關的開發(fā)軟件自 動完成 3 設計過程中可用有關軟件進行各種仿真 4 系統(tǒng)可現(xiàn)場編程 在線升級 5 整體系統(tǒng)可集成在一個芯片上 體積小 功耗低 可靠性高 在EDA軟件平臺上進行電子電路設計具有以下優(yōu)點 1 在計算機上進行仿真與調(diào)試避免了硬件組裝之后再進行電路調(diào)試 的弊端 設計人員將問題的解決放在硬件組裝之前 這樣既可以簡化設計 過程 又可以減少設計風險及成本 縮短設計周期 2 由于EDA軟件的引入 增強了設計者對設計過程的分析和制造的 可控性 在設計過程中即可預知設計結(jié)果 使所設計產(chǎn)品達到一次開發(fā)成 功 3 可以將一些常用的模塊定義為相應的邏輯符號 以便共享和復用 提高了工作效率 4 采用層次化的設計方法 容易實現(xiàn)遞增式設計和并行設計 5 用單片CPLD器件 替代多片通用數(shù)字電路構成的數(shù)字系統(tǒng) 具有 積小 可靠性高 功耗低等優(yōu)點 2 2 4 EDA 技術發(fā)展趨勢 EDA技術在進人21世紀后 由于更大規(guī)模的FPGA和CPLD器件的不斷 推出 在仿真和設計兩方面支持標準硬件描述語言的功能強大的EDA軟件 不斷更新 增加 使電子EDA技術得到了更大的發(fā)展 電子技術全方位發(fā) 展的EDA領域 EDA使得電子領域各學科的界限更加模糊 更加互為包容 突出表現(xiàn)在以下幾個方面 11 1 使電子設計成果以自主知識產(chǎn)權的方式得以明確表達和確認成為 可能 2 基于EDA工具的ASIC設計標準單元已涵蓋大規(guī)模電子系統(tǒng)及IP核 模塊 3 軟硬件IP核在電子行業(yè)的產(chǎn)業(yè)領域 技術領域和設計應用領域得 第 2 章 CPLD 與 EDA 技術 11 到進一步確認 4 Soc高效低成本設計技術的成熟 2 3 本章小結(jié) 本章詳細介紹了CPLD和EDA技術的產(chǎn)生 現(xiàn)狀以及發(fā)展 隨著半導體技術 集成技術和計算機技術的迅猛發(fā)展 電子系統(tǒng)的設 計方法和設計手段都發(fā)生了很大的變化 可以說電子EDA技術是電子設計 領域的一場革命 傳統(tǒng)的 固定功能集成塊十連線 的設計方法正逐步地 退出歷史舞臺 而基于芯片的設計方法正成為現(xiàn)代電子系統(tǒng)設計的主流 作為電子工程師了解和掌握這一先進技術是勢在必行 這不僅是提高設計 效率的需要 更是時代發(fā)展的需求 只有掌握了EDA技術才有能力參與世 界電子工業(yè)市場的競爭 才能生存與發(fā)展 燕山大學本科生畢業(yè)設計 論文 12 第 3 章 設計方案 3 1 設計思路 基于 CPLD 的出租車計價器的組成如圖 3 1 所示 各部分主要功能如 下 1 0 5m 傳感脈沖是由計數(shù)器送來的脈沖信號 2 起步里程是由計數(shù) 器實現(xiàn)的 起步里程不同 計數(shù)器的大小不同 3 0 5km 的計費上漲是由 計數(shù)器來實現(xiàn)的 每 0 5m 有一傳感脈沖 因此 此計數(shù)器為 1 000 進制 4 20km 超程部分是由固定計數(shù)器來實現(xiàn)的 5 停車計費是由 60 進制計 數(shù)器實現(xiàn) 每 1min 進行一次計費 6 計費電路 將各個部分所得的費用 累加 得到總的費用 7 譯碼 動態(tài)掃描將單價與總費用的數(shù)值譯碼后用 動態(tài)掃描的方式驅(qū)動數(shù)碼管 8 數(shù)碼管顯示單價和計費總金額分別用二位 LED 數(shù)碼管顯示 一位整數(shù) 一位小數(shù) 和三位 LED 數(shù)碼管顯示 二位整數(shù) 一位小數(shù) 9 設置部分可以通過撥碼開關和按鍵對一些預置數(shù)進行預置 設置一可以對起步價和起步里程進行預置 設置二可以對里程收費單價進 行預置 設置三可以對停車計費單價進行預置 在此電路中 各個部分之間有著嚴格的邏輯關系 在行車收費部分中的起步里程 0 5km 計費 20km 單價加倍這三部分 是由 0 5m 傳感脈沖來驅(qū)動的計數(shù)器 停車計費部分是由 1s 的脈沖來驅(qū)動 的計數(shù)器 這四部分是同時工作的 只是在輸出端通過各種邏輯電路加以 以控制 使其輸出存在先后關系 起步里程計費部分是最先輸出的 在開始時起步里程部分的計數(shù)器輸 出為低電平 將 0 5km 計費輸出部分封閉 當起步里程結(jié)束后 其相應的 計數(shù)器輸出為高電平 并保持下去 此時 0 5km 計費部分開始輸出 20km 后 20km 單價加倍的計數(shù)器輸出為高電平 將單價加倍部分選通 使單 價加倍 在停車計費部分工作時 此部分的計數(shù)器開始計數(shù) 此時行車收 費部分的計數(shù)器完全停止計數(shù) 并不清零 開始按分鐘收費 在正常行駛 后 停車收費部分計數(shù)器停止工作 行車部分的計數(shù)器恢復工作 在以前 計數(shù)的基礎上繼續(xù)計數(shù) 在行程結(jié)束后 司機通過清零開關 對計價器中 所有的計數(shù)器進行清零 為下一次行車做準備 第 3 章 設計方案 13 圖 3 1 整體方案框圖 3 2 方案設計 比較與論證 本著設計準確 性能可靠 工作穩(wěn)定 經(jīng)濟實用的原則 采用自上而 下分級設計思想 積木式模塊設計手段 達到單元電路運行可靠 整體電 路性能穩(wěn)定 此電路設計的難點在計價器各個部分計費的累加 在設計過程中有兩 個設計方案 3 2 1 方案一 利用加法器進行加法運算 利用加法器 74LS283 將各個部分的計費累加起來 在計費的過程中需 要將加法器輸出的數(shù)值在超過 1010 二進制數(shù) 就要加 0110 進行調(diào)整到 1010 以內(nèi)輸出 此方案的優(yōu)點在于相加的各部分數(shù)值為二進制數(shù) 數(shù)值明 了 缺點在于附加電路較多 設計繁雜 使該系統(tǒng)產(chǎn)生的波形穩(wěn)定性差 起步里程 設置二 設置一 20km 超程 0 5km 計費 停車計費 0 5m 傳感脈沖1s 脈沖 設置三 計費電路 譯碼 動態(tài)掃描電路 數(shù)碼管顯示 燕山大學本科生畢業(yè)設計 論文 14 可靠性低 3 2 2 方案二 利用計數(shù)器進行加法運算 首先將各個部分的費用由二進制數(shù)轉(zhuǎn)換為相應的波形 例如二進制數(shù) 0101 即有 5 個脈沖 然后再利用計數(shù)器將各個部分的脈沖計數(shù)輸出 此 方案結(jié)構簡單 產(chǎn)生波形性能穩(wěn)定 可靠性高 通過比較 方案二更能較好的實現(xiàn)設計要求 故采用方案二 3 3 本章小結(jié) 本章從大體上介紹了出租車計價器的設計思路及各個部分的工作原理 和邏輯關系 其中包括起步里程 0 5km 計費 20km 單價加倍和停車收費部分內(nèi)部 構成 在下一章中將對所有模塊的工作原理進行詳細的介紹 第 4 章 出租車計價器設計 15 第 4 章 出租車計價器設計 出租車計價器原理圖如圖 4 1 燕山大學本科生畢業(yè)設計 論文 16 圖 4 1 出租車計價器原理圖 此設計分為八個大部分進行設計 其中共有模塊 11 個 其中 A 為停 車價預置和停車計費模塊 B 和 C 為起步價的預置模塊 D 為起步里程設 置模塊 E 為傳感脈沖模塊 F 為 20km 超程模塊 G 為單價加倍模塊 H 為單價預置模塊 I 為計費模塊 J 為掃描顯示模塊 K 和 L 為分頻器模 塊 本章將從邏輯設計 時序仿真的角度對各個模塊進行詳細的敘述 其 中 1 表示高電平 0 表示低電平 在仿真的過程中 行車部分模塊均選用 周期 2ms 的脈沖 停車計費部選用周期為 1s 脈沖 4 1 起步里程可變模塊 0KBLC 起步里程可以隨意的設定為 3km 4km 5km 6km 此部分設計主要由計數(shù)器 74160 來實現(xiàn) 74160 為常用的十進制計數(shù)器 它有置零 預置數(shù) 保持 保持 C 0 計數(shù)五個工作狀態(tài) 12 此模塊的設計利用了計數(shù)器的計數(shù)和保持的功能 以 3km 為例說明起步里程模塊的設計 由于 0 5m 產(chǎn)生一個傳感脈沖 因此 3km 的路程中共有 6 000 個脈沖 的產(chǎn)生 即設計一 6 000 進制的計數(shù)器即可實現(xiàn) 利用十進制計數(shù)器 74160 采用清零的方法連接成 6 000 進制計數(shù)器 如圖 4 2 1 第 4 章 出租車計價器設計 17 圖 4 2 1 起步里程 3km 原理圖 圖中輸入端 CP 為外部脈沖 QO 為計數(shù)器清零控制端 3KM 為起步 里程 3km 選擇端 輸出端 KSJF 為起步里程結(jié)束后按行程計費的控制端 將輸入端 3KM 置 1 則起步里程為 3km 在行駛過程中 QO 端始終 為 1 因為在起步里程結(jié)束后輸出端 KSJF 要始終保持高電平 以保證后 續(xù)電路的正常工作 因此 采用 74160 的保持電路功能 最后一片 74160 的 Q 和 Q 通過與門再連接一非門接到第一片 74160 的 EP 端 BC 在計數(shù)器剛開始計數(shù)后 EP 端保持 1 使計數(shù)器工作在計數(shù)狀態(tài) 此 時輸出端 KSJF 輸出為 0 在達 6 000 計數(shù)后此時 KSJF 端跳轉(zhuǎn)為 1 EP 端跳轉(zhuǎn)為 0 使電路進入保持狀態(tài) 則輸出端 KSJF 保持為 1 使后續(xù)電 路開始工作 波形圖如圖 4 2 2 圖 4 2 2 起步里程 3km 仿真波形圖 此計數(shù)器為 6 000 進制 采用 2ms 時鐘脈沖 在 12s 處產(chǎn)生跳變 保 持 1 4km 5km 6km 的設計原理相同 原理圖和仿真波形圖下 4km 起步里程原理圖 如圖 4 2 3 圖 4 2 3 起步里程 4km 原理圖 波形圖 如圖 4 2 4 圖 4 2 4 起步里程 4km 仿真波形圖 燕山大學本科生畢業(yè)設計 論文 18 此計數(shù)器為 8 000 進制 采用 2ms 時鐘脈沖 在 16s 處產(chǎn)生跳變 保 持 1 5km 起步里程原理圖 如圖 4 2 5 圖 4 2 5 起步里程 5km 原理圖 波形圖 如圖 4 2 6 圖 4 2 6 起步里程 5km 仿真波形圖 此計數(shù)器為 10 000 進制 采用 2ms 時鐘脈沖 在 20s 處產(chǎn)生跳變 保 持 1 6km 起步里程原理圖 如圖 4 2 7 第 4 章 出租車計價器設計 19 圖 4 2 7 起步里程 6km 原理圖 波形圖 如圖 4 2 8 圖 4 2 8 起步里程 6km 仿真波形圖 此計數(shù)器為 120 000 進制 采用 2ms 的時鐘脈沖 所以在 24s 處產(chǎn)生 跳變 保持 1 將四部分圖形分別建成模塊 再用或門將其組合在一起建成起步里程 可變模塊 KBLC 如圖 4 2 9 燕山大學本科生畢業(yè)設計 論文 20 圖 4 2 9 起步里程可變原理圖 圖中的 3KM 4KM 5KM 6KM 分別用撥碼開關來控制 利用撥碼 開關 4 個鍵的不同狀態(tài) 選用不同的起步里程 1000 0100 0010 0001 分別選用 3KM 4KM 5KM 6KM 4 2 傳感脈沖模塊 0CGMC 此部分設計主要由計數(shù)器 74160 的計數(shù)功能來實現(xiàn) 計價器工作時是每 0 5m 產(chǎn)生一個脈沖 每 0 5km 計費一次 并且提 前顯示 即每 1 000 個脈沖產(chǎn)生一個傳感脈沖 使計費上漲 因此設計一個 1 000 進制計數(shù)器 電路圖如圖 4 3 1 圖 4 3 1 傳感脈沖原理圖 圖中輸入端 CP 為外部脈沖 QO 為清零控制端 輸出端 JF 為控制后 續(xù)單價電路部分的控制端 仿真波形如圖 4 3 2 第 4 章 出租車計價器設計 21 圖 4 3 2 傳感脈沖仿真波形圖 此計數(shù)器為 1 000 進制 采用 2ms 的時鐘脈沖 所以每 2s 產(chǎn)生跳變 4 3 20KM 后單價加倍模塊 ODJJB 和 CCJB 4 3 1 ODJJB 模塊 此部分設計主要由計數(shù)器 74160 的計數(shù)和保持功能以及觸發(fā)器的二分 頻功能來實現(xiàn) 使行使超過 20km 后單價加倍 每 0 5m 產(chǎn)生一個脈沖 20km 即 40 000 個脈沖 所以此模塊為有保持 功能的 40 000 進制計數(shù)器 電路圖如圖 4 4 1 圖 4 4 1 20km 超程原理圖 圖中輸入端 CP 為外部脈沖 QO 為計數(shù)器清零控制端 輸出端 DJJB 為超過 20km 使單價加倍電路工作的控制端 在行駛過程中 QO 端始終為 1 因為在起步里程結(jié)束后輸出端 DJJB 要始終保持 1 以保證后續(xù)電路的正常工作 因此 采用 74160 的保持 功能 最后一片 74160 的 Q 端通過一非門接到第一片 74160 的 EP 端 C 在計數(shù)器剛開始計數(shù)后 EP 端保持 1 使計數(shù)器工作在計數(shù)狀態(tài) 此 燕山大學本科生畢業(yè)設計 論文 22 時輸出端 DJJB 輸出為 0 在達到 40 000 計數(shù)后此時 DJJB 端跳轉(zhuǎn)為 1 EP 端跳轉(zhuǎn)為 0 使電路進入保持狀態(tài) 則輸出端 DJJB 保持為 1 使后續(xù) 電路開始工作 波形圖如圖 4 4 2 圖 4 4 2 20km 超程仿真波形圖 此部分計數(shù)器為 40 000 進制 采用 2ms 時鐘脈沖 所以在 80s 處跳變 為 1 并保持下去 4 3 2 CCJB 模塊 在計價器工作過程中 每 0 5km 計一次費并且顯示 因此在 20km 前 每 0 5km 計費即相當于加單價的一半 在 20km 后由于單價的加倍 每 0 5km 計一次費即相當于加上原單價 此部分電路利用 T 觸發(fā)器的二分頻功能實現(xiàn) 電路圖如圖 4 4 3 圖 4 4 3 超程加倍原理圖 圖中輸入端 DJJB 為單價加倍的控制端 KBDJ 為單價脈沖輸入 輸 出端 DJ 為單價輸出 與后部計費電路模塊相連 在工作過程中 DJJB 端在 20km 內(nèi)為 0 將圖中與觸發(fā)器相連的與 門導通 將另一與門封閉 此時單價為 1 2 輸出 當 20km 過后 與觸發(fā) 器相連的與門封閉 另一與門導通 單價輸出 即實現(xiàn)單價加倍 第 4 章 出租車計價器設計 23 仿真波形如圖 4 4 4 圖 4 4 4 超程加倍仿真波形圖 圖中在 DJJB 為 0 時 KBDJ 通過 T 觸發(fā)器輸出 若單價為 0 8 元 即 8 個脈沖 則此時每 0 5km 計費 0 4 元 即 4 個脈沖 在 DJJB 變?yōu)楦唠娖?后 KBDJ 不通過觸發(fā)器而直接輸出 則此時每 0 5km 計 0 8 元 即 8 個脈 沖 從而實現(xiàn)了單價加倍 4 4 起步價模塊 QBJ 此部分設計主要由計數(shù)器 74160 比較器 7485 寄存器 74175 來實 現(xiàn) 寄存器 74175 工作時 CLRN 端置 1 使芯片處正常的工作狀態(tài) 在 寄存數(shù)據(jù)時 脈沖的上升沿有效 在數(shù)據(jù)輸入端輸入數(shù)據(jù)后 CLK 端有上 升沿出現(xiàn) 則使數(shù)據(jù)存入寄存器 此時輸出端的數(shù)據(jù)與輸入端的數(shù)據(jù)相同 如果一段時間后輸入端數(shù)據(jù)發(fā)生了變化 但是 CLK 端并沒有上升沿出現(xiàn) 此時輸出端的數(shù)據(jù)仍等于寄存器輸入端原數(shù)據(jù) 12 此設計正是利用此功能 來實現(xiàn)預置數(shù)功能的 比較器 7485 有三個工作狀態(tài) 在 ALBI 置 1 時 工作在 A 小于 B 的 輸出狀態(tài) 在 AEBI 置 1 時 工作在 A 等于 B 的輸出狀態(tài) 在 AGBI 置 1 時 工作在 A 大于 B 的輸出狀態(tài) 12 此設計利用工作在 A 等于 B 的輸 出狀態(tài)來實現(xiàn)預置數(shù)功能的 電路圖如圖 4 5 1 燕山大學本科生畢業(yè)設計 論文 24 圖 4 5 1 起步價原理圖 此部分電路中與寄存器相連的 4 個輸入端為起步價預置端 ZDJ 為置 數(shù)控制端 FW 端為清零控制端 CP 為外部時鐘脈沖 輸出端 JF 為起步 價輸出端 在工作過程中 FW 端始終置 1 利用撥碼開關給寄存器置數(shù) 后 按下置數(shù)控制端 ZDJ 的按鍵開關 將數(shù)寫入 比較器工作在相等輸出 的工作狀態(tài) 其兩組數(shù)據(jù)輸入端分別與寄存器和計數(shù)器相連 在剛開始工 作時 比較器的輸出端輸出為 0 EP 端此時為 1 當計數(shù)器計到與寄存 器所置入的數(shù)相等時 比較器輸出跳變?yōu)?1 EP 端此時為 0 電路進入 保持狀態(tài) 在此過程中輸出端 JF 輸出的脈沖個數(shù)即為起步價 將清零控 制端 FW 置 0 將計數(shù)器清零 可以從新開始計數(shù) 在清零端后接一個 D 觸發(fā)器的目的是為了調(diào)整清零端起作用和外部脈沖同步 在不加觸發(fā)器的時候 如若清零正好在外部脈沖的高電平上 則仿真 波形圖 4 5 2 1 圖 4 5 2 1 起步價仿真波形圖 1 圖中置數(shù)端置的為 0110 即 6 由于電路圖中輸出端前加了非門 在后 部計費部分模塊介紹為何加非門 所以應輸出 5 個脈沖 但此時輸出 6 個 所以是不對的 如若清