1、第第 13 章章門電路和組合邏輯電路門電路和組合邏輯電路第第 13 章門電路和組合邏輯電路章門電路和組合邏輯電路13.1基本門電路及其組合基本門電路及其組合13.3CMOS 門電路門電路13.2TTL 門電路門電路13.4組合邏輯電路的分析和設(shè)計(jì)組合邏輯電路的分析和設(shè)計(jì)13.5加法器加法器13.6編碼器編碼器13.7譯碼器和數(shù)字顯示譯碼器和數(shù)字顯示*13.8半導(dǎo)體存儲(chǔ)器和可編程邏輯器件半導(dǎo)體存儲(chǔ)器和可編程邏輯器件*13.9應(yīng)用舉例應(yīng)用舉例一類稱為模擬信號(hào)，它是指一類稱為模擬信號(hào)，它是指時(shí)間上和數(shù)值上時(shí)間上和數(shù)值上的變化都是的變化都是連續(xù)平滑連續(xù)平滑的信號(hào)，如圖的信號(hào)，如圖( (a) )中的正弦

2、信號(hào)，處理模擬信中的正弦信號(hào)，處理模擬信號(hào)的電路稱為號(hào)的電路稱為模擬電路模擬電路。電子電路中的信號(hào)分為兩大類：電子電路中的信號(hào)分為兩大類：另一類稱為數(shù)字信號(hào)，它另一類稱為數(shù)字信號(hào)，它是指是指時(shí)間上和數(shù)值上時(shí)間上和數(shù)值上的變的變化都是化都是不連續(xù)不連續(xù)的，如圖的，如圖( (b) )中的信號(hào)，處理數(shù)字信號(hào)中的信號(hào)，處理數(shù)字信號(hào)的電路稱為的電路稱為數(shù)字電路數(shù)字電路。( (b) )( (a) )13.1基本門電路及其組合基本門電路及其組合13.1.1邏輯門電路的基本概念邏輯門電路的基本概念門電路：實(shí)現(xiàn)各種邏輯關(guān)系的電路。門電路：實(shí)現(xiàn)各種邏輯關(guān)系的電路。分析邏輯電路時(shí)只用兩種分析邏輯電路時(shí)只用兩種相反的

3、工作狀態(tài)，并用相反的工作狀態(tài)，并用 1 或或 0 表示。如開關(guān)接通用表示。如開關(guān)接通用 1 表示，表示，開關(guān)斷開用開關(guān)斷開用 0 表示。燈亮可用表示。燈亮可用 1 表示，燈滅可用表示，燈滅可用 0 表示。表示。正邏輯系統(tǒng)：高電位用正邏輯系統(tǒng)：高電位用 1 表示，低電位用表示，低電位用 0 表示。表示。負(fù)邏輯系統(tǒng)：高電位用負(fù)邏輯系統(tǒng)：高電位用 0 表示，低電位用表示，低電位用 1 表示。表示。1與與邏輯邏輯如如( (a) )圖所示。圖所示。全部條件具備結(jié)果才發(fā)生全部條件具備結(jié)果才發(fā)生記為記為： A B = Y2或或邏輯邏輯如如( (b) )圖所示。圖所示。一個(gè)或一個(gè)以上條件具備一個(gè)或一個(gè)以上條件

4、具備結(jié)果就發(fā)生。結(jié)果就發(fā)生。記為記為：A + B = Y3非邏輯非邏輯如如( (c) )圖圖條件具備結(jié)果條件具備結(jié)果不不發(fā)生發(fā)生；條件條件不不具備結(jié)果發(fā)生具備結(jié)果發(fā)生YA 記為：記為：13.1.2分立元件基本邏輯門電路分立元件基本邏輯門電路1二極管二極管與與門電路門電路 +12 VABCDADBDCYR設(shè)：設(shè)：uA = 0， uB = uC = 3 V 則則 DA導(dǎo)通，導(dǎo)通，DB、DC 截止截止。uY = 0.3 V uY = 0.3 VY = 0uA，uB，uC 中任意一個(gè)或兩個(gè)為中任意一個(gè)或兩個(gè)為 0， Y = 0。設(shè)：設(shè)：3 V 為高電位為高電位 1，0.3 V 為低電位為低電位 0，二

5、極，二極管管壓降為管管壓降為 0.3 V。 +12VABCDADBDC設(shè)：設(shè)：uA = uB = uC = 0DA、DB、DC 都導(dǎo)通都導(dǎo)通Y = 0uY = 0.3 VYuY = 0.3 VRuY = 3.3 V設(shè)：設(shè)： uA = uB = uC = 3 V uY = 3.3 V， Y = 1DA、DB、DC 都導(dǎo)通都導(dǎo)通 +12VABCDADBDCYR由以上分析可知：只有當(dāng)由以上分析可知：只有當(dāng) A、B、C 全為高電平時(shí)，全為高電平時(shí)，輸出端輸出端 Y 才為高電平。正好符合才為高電平。正好符合與與門的邏輯關(guān)系門的邏輯關(guān)系。結(jié)論：結(jié)論：與邏輯關(guān)系式：與邏輯關(guān)系式：Y = A B C與門邏輯狀

6、態(tài)表與門邏輯狀態(tài)表ABCY00000000000111100001111010101011邏輯符號(hào)邏輯符號(hào)例例：兩輸入兩輸入與與門波形圖門波形圖Y = A BDA 12 VYABCDBDCR設(shè)：設(shè)：uA = 3 V，uB = uC = 0 V 則則 DA 導(dǎo)通。導(dǎo)通。uY = (3 0.3) V = 2.7 V DB 、DC 截止，截止， Y = 1uY = 2.7 VuA， uB， uC 中任意一個(gè)或兩個(gè)為中任意一個(gè)或兩個(gè)為 1， Y = 1。2二極管或門電路二極管或門電路DA 12VYABCDBDC設(shè)設(shè)： uA = uB = uC = 3 VDA 、DB、DC 都導(dǎo)通都導(dǎo)通uY = 2.7

7、 VuY = 2.7 V，Y = 1RuY= 0.3V設(shè)設(shè)： uA = uB = uC = 0 V DA、 DB、DC 都導(dǎo)通都導(dǎo)通uY = 0.3 V， Y = 0DA 12VYABCDBDCR或或邏輯關(guān)系式：邏輯關(guān)系式：Y = A + B + C或或門邏輯狀態(tài)表門邏輯狀態(tài)表ABCY00010111110111100001111010101011結(jié)論結(jié)論：由以上分析可知由以上分析可知，當(dāng)當(dāng) A、B、C 任一為高電平時(shí)，任一為高電平時(shí)，輸出端輸出端 Y 才為高電平。正才為高電平。正好符合好符合或或門的邏輯關(guān)系。門的邏輯關(guān)系?；蜻壿嬯P(guān)系式：或邏輯關(guān)系式：Y = A + B例：二輸入或門波形圖例：

8、二輸入或門波形圖3晶體管晶體管非非門電路門電路當(dāng)當(dāng) A 為高電平時(shí)為高電平時(shí)( (即即 A = 1) )晶體管飽和晶體管飽和集電極電位為低電平集電極電位為低電平( (0 V 附近附近) )即即Y = 0當(dāng)當(dāng) A 為低電平時(shí)為低電平時(shí)( (即即 A = 0) )晶體管截止晶體管截止集電極電位為高電平集電極電位為高電平( (近似等于近似等于 UCC) )即即Y = 1結(jié)論結(jié)論：Y 等于等于 A 的非；記為的非；記為AY 非門電路也稱為反相器。非門電路也稱為反相器。邏輯符號(hào)邏輯符號(hào)波形圖波形圖13.1.3基本邏輯門電路的組合基本邏輯門電路的組合1與非與非門電路門電路邏輯表達(dá)式邏輯表達(dá)式BAY 2或非

9、或非門電路門電路邏輯表達(dá)式邏輯表達(dá)式BAY 3與或非與或非門電路門電路邏輯表達(dá)式邏輯表達(dá)式CBABY 13.2TTL 門電路門電路13.2.1TTL 與非門電路與非門電路設(shè)設(shè)：uA= 0.3V, uB= 3.6V，則，則 VB1= (0.3+0.7) V= 1VVY = 5V UR2 ube3 uDVB1 = 1 VVY = 3.6 VT2 、T4 截止截止， T3導(dǎo)通導(dǎo)通 。小小= (5 0.7 0.7)V = 3.6 VY = 11輸入不全為輸入不全為 1+5VABT1R1R2T2T3DT4R3R4Y+5VA B R1C1B1設(shè)設(shè) uA = uB = 3.6 V ，輸入端全部是高電平，輸入

10、端全部是高電平， VB1 升高，足以升高，足以使使 T2 、T4 導(dǎo)通，導(dǎo)通，VY= 0.3 V，Y = 0。且且 VB1 = 2.1 V，T1 發(fā)射結(jié)全發(fā)射結(jié)全部反偏。部反偏。VC2 = UCE2 + UBE4 = (0.3 + 0.7) V = 1 V，故，故 T3 截止。截止。2輸入全為輸入全為 1VB1 =2. 1 VVY =0.3 V+5VABT1R1R2T2T3DT4R3R4Y由以上分析可知：由以上分析可知：當(dāng)輸入端當(dāng)輸入端 A、B均為高電平時(shí)，輸出端均為高電平時(shí)，輸出端 Y 為低電平。為低電平。當(dāng)輸入端當(dāng)輸入端 A、B中只要有一個(gè)為低電平，輸出端中只要有一個(gè)為低電平，輸出端Y 就

11、為高就為高電平電平，正好符合正好符合與非與非門的邏輯關(guān)系。門的邏輯關(guān)系。ABY&與非門的邏輯功能：與非門的邏輯功能：全全 1 才才 0，有，有 0 則則 1。YABTTL 與非與非門組件就是將若干個(gè)門組件就是將若干個(gè)與非與非門電路，經(jīng)過集門電路，經(jīng)過集成電路工藝制作在同一芯片上成電路工藝制作在同一芯片上。 &+UC14 13 12 11 10 9 8 1 2 3 4 5 6 7地地74LS00&74LS00 組件含有組件含有兩個(gè)輸入端的兩個(gè)輸入端的與與非非門四個(gè)。門四個(gè)。 74LS20 四輸入四輸入 2 門門74LS00 兩輸入兩輸入4 門門13.2.2三態(tài)輸出與非門電

12、路三態(tài)輸出與非門電路E = 1 時(shí)，二極管時(shí)，二極管 D 截止，截止， Y = A B，同同 TTL 與非與非門。門。E = 0 時(shí)時(shí)， VB1 = 1 V， T2 、T4 截止；截止；二極管二極管 D 導(dǎo)通，導(dǎo)通，使使 VB3 = 1 V。T3 截止，截止，輸出端開路輸出端開路( (高阻狀態(tài)高阻狀態(tài)) )邏輯符號(hào)邏輯符號(hào)如圖如圖( (b) )、圖圖( (c) )所示所示13.4組合邏輯電路的分析和設(shè)計(jì)組合邏輯電路的分析和設(shè)計(jì)13.4.1邏輯代數(shù)邏輯代數(shù)邏輯代數(shù)：按一定邏輯規(guī)律進(jìn)行運(yùn)算的代數(shù)。邏輯代數(shù)：按一定邏輯規(guī)律進(jìn)行運(yùn)算的代數(shù)。邏輯代數(shù)邏輯代數(shù)不代表數(shù)不代表數(shù)，而是代表，而是代表兩種相互對(duì)

13、立的狀態(tài)兩種相互對(duì)立的狀態(tài)。邏輯代數(shù)中的變量稱為邏輯變量。它只能取邏輯代數(shù)中的變量稱為邏輯變量。它只能取 0 或或 1。1邏輯代數(shù)運(yùn)算法則邏輯代數(shù)運(yùn)算法則基本運(yùn)算法則：基本運(yùn)算法則：( (1) ) 0 A = 0( (2) ) 1 A = A( (3) ) A A = A04 AA) )( ( (5) ) 0 + A = A( (6) ) 1 + A = 1( (7) ) A + A = A18 AA) )( (9AA( ( ) )交換律交換律：BAAB ) )( (10ABBA ) )( (11)()(12BCACABABC ) )( ()()(13CBACBACBA ) )( (結(jié)合律：結(jié)

14、合律：分配律：分配律：ACABCBA )(14) )( ()(15CABABCA ) )( (證明證明：BCACABAACABA )(BCCBAA )(BCA A1 + (B + C) + BC吸收律：吸收律：ABAA )(16) )( (證：證：ABBAA )(17) )( (BABAA ) )( (19AABA ) )( (18證：證：BABAAABAA )(ABAAB ) )( (20ABABA )(21) )( (反演律反演律(摩根定律摩根定律)：BAAB ) )( (22BABA ) )( (23()(1)A ABAAABAABABA2邏輯函數(shù)的表示方法邏輯函數(shù)的表示方法( (1)

15、)邏輯狀態(tài)表邏輯狀態(tài)表ABCY00000100000111100001111010101011( (2) )邏輯式邏輯式1) )常采用常采用與與- -或或表達(dá)式的形式；表達(dá)式的形式；2) )在狀態(tài)表中選出使函數(shù)值為在狀態(tài)表中選出使函數(shù)值為 1 的的變量組合；變量組合；3) )變量值為變量值為1的寫成原變量，為的寫成原變量，為 0 的寫成反變量，得到其值為的寫成反變量，得到其值為 1 的的乘乘積項(xiàng)組合積項(xiàng)組合。4) )將這些將這些乘積項(xiàng)加起來乘積項(xiàng)加起來( (邏輯或邏輯或) )得得到到與與- -或或邏輯函數(shù)式。邏輯函數(shù)式。ABCCBAY ( (3) )邏輯圖邏輯圖ABCCBAY 由邏輯式得到邏輯

16、圖由邏輯式得到邏輯圖ABC&111Y&3邏輯函數(shù)的化簡(jiǎn)邏輯函數(shù)的化簡(jiǎn) 例例 1 應(yīng)用邏輯代數(shù)運(yùn)算法則化簡(jiǎn)下列邏輯式：應(yīng)用邏輯代數(shù)運(yùn)算法則化簡(jiǎn)下列邏輯式：DBCDCBAABDABCY 解解 )(DADBCDCBAABCY ABDBCDCBAABC DBCDCBACAB )1(DBCDCBAAB DBCDCAAB )(DBCDCBAB CDDCBAB )(CDCDBAB CDBAB CDAB )1(CDB 13.4.2組合邏輯電路的分析組合邏輯電路的分析組合邏輯電路：組合邏輯電路：邏輯電路在某一時(shí)刻的輸出狀態(tài)邏輯電路在某一時(shí)刻的輸出狀態(tài)僅由該時(shí)刻電路的輸入信號(hào)所決定。僅由該時(shí)刻電路

17、的輸入信號(hào)所決定。已知組合邏輯電路圖，確定它們的邏輯功能。已知組合邏輯電路圖，確定它們的邏輯功能。分析步驟：分析步驟：( (1) )根據(jù)邏輯圖，根據(jù)邏輯圖，寫出邏輯函數(shù)表達(dá)式寫出邏輯函數(shù)表達(dá)式( (2) )對(duì)邏輯函數(shù)表達(dá)式對(duì)邏輯函數(shù)表達(dá)式化簡(jiǎn)或變換化簡(jiǎn)或變換( (3) )根據(jù)最簡(jiǎn)表達(dá)式根據(jù)最簡(jiǎn)表達(dá)式列出狀態(tài)表列出狀態(tài)表( (4) )由狀態(tài)表由狀態(tài)表確定邏輯電路的功能確定邏輯電路的功能 例例 2 分析下圖邏輯電路的功能。分析下圖邏輯電路的功能。狀態(tài)表狀態(tài)表A B Y0 0 00 1 11 0 11 1 0【功能功能】當(dāng)當(dāng) A、B 取值取值不相同不相同時(shí)，輸時(shí)，輸出為出為 1；否則輸出為否則輸出為

18、0。是是異或異或門。門。AB= 1YY&AB&ABABAABBABBABAY ABBABA BABABABBAA )()(BA 異或異或門符號(hào)門符號(hào)13.4.3組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì)已知邏輯要求已知邏輯要求列出邏輯狀態(tài)表列出邏輯狀態(tài)表寫出邏輯式寫出邏輯式運(yùn)用邏輯代數(shù)化簡(jiǎn)運(yùn)用邏輯代數(shù)化簡(jiǎn)畫出邏輯圖畫出邏輯圖 例例 3 試設(shè)計(jì)一邏輯電路供三人試設(shè)計(jì)一邏輯電路供三人( (A、B、C) )表決表決用。每人有一按鍵，如果贊成，就按電鍵，表示用。每人有一按鍵，如果贊成，就按電鍵，表示 1；如；如果不贊成，不按電鍵，表示果不贊成，不按電鍵，表示 0；表決結(jié)果用指示燈來表；表決結(jié)

19、果用指示燈來表示。如果示。如果多數(shù)多數(shù)贊成，則指示燈亮，贊成，則指示燈亮，Y = 1；反之，則燈不；反之，則燈不亮，亮，Y = 0 。 解解 ( (1) )由題意列出邏輯狀態(tài)表由題意列出邏輯狀態(tài)表ABC 三個(gè)輸入變量三個(gè)輸入變量，共八種組合共八種組合。00001111ABCY001100110101010100010111邏輯狀態(tài)表邏輯狀態(tài)表( (2) )由邏輯狀態(tài)表寫出邏輯式由邏輯狀態(tài)表寫出邏輯式取取 Y = 1 寫邏輯式寫邏輯式Y(jié) = A B C + A B C + A B C + A B C( (3) )化簡(jiǎn)邏輯式化簡(jiǎn)邏輯式Y(jié) = A B C + A B C + A B C + ABC

20、+ ABC + ABC = AB (C+ C) + BC (A + A) + CA (B + B) = AB + BC + CA( (4) )由邏輯式畫出邏輯圖由邏輯式畫出邏輯圖&ABC1Y13.5加法器加法器13.5.1半加器半加器 只求本位和，不考慮低位的進(jìn)位。只求本位和，不考慮低位的進(jìn)位。實(shí)現(xiàn)半加操作的電路稱為半加器。實(shí)現(xiàn)半加操作的電路稱為半加器。 COSCABC = AB半加器邏輯圖半加器邏輯圖半加器邏輯符號(hào)半加器邏輯符號(hào)A、B 為兩個(gè)加數(shù)為兩個(gè)加數(shù)C 為向高位的進(jìn)位為向高位的進(jìn)位S 為半加和為半加和狀態(tài)表狀態(tài)表A B C0 0 00 1 01 0 1 1 S010 11 0B

21、ABABAS = 1&ABSC13.5.2全加器全加器被加數(shù)、加數(shù)以及低位的進(jìn)位被加數(shù)、加數(shù)以及低位的進(jìn)位三者相加稱為三者相加稱為“全加全加”，實(shí)現(xiàn)全加操作的電路稱為全加器實(shí)現(xiàn)全加操作的電路稱為全加器。Ci-1：來自低位的進(jìn)位：來自低位的進(jìn)位Ci：向高位的進(jìn)位：向高位的進(jìn)位AiBiCi-1Si00000001101110001111010010111011狀態(tài)表狀態(tài)表Ci01111000邏輯圖邏輯圖邏輯符號(hào)邏輯符號(hào)【例例】用用4個(gè)全加器組成一個(gè)邏輯電路以實(shí)現(xiàn)兩個(gè)個(gè)全加器組成一個(gè)邏輯電路以實(shí)現(xiàn)兩個(gè)4位的二進(jìn)制數(shù)位的二進(jìn)制數(shù)A1101（十進(jìn)制為（十進(jìn)制為13）和）和B1011（十進(jìn)制為十進(jìn)

22、制為11）的加法運(yùn)算。）的加法運(yùn)算。解：邏輯電路如圖所示，和數(shù)是解：邏輯電路如圖所示，和數(shù)是S11000（十進(jìn)（十進(jìn)制數(shù)為制數(shù)為24）四位串行進(jìn)位加法器四位串行進(jìn)位加法器13.6編碼器編碼器【編碼編碼】用數(shù)字或符號(hào)來表示某一對(duì)象或信號(hào)的過程稱為用數(shù)字或符號(hào)來表示某一對(duì)象或信號(hào)的過程稱為編碼。編碼。在數(shù)字電路中，一般用的是在數(shù)字電路中，一般用的是二進(jìn)制編碼二進(jìn)制編碼，n 位二進(jìn)制位二進(jìn)制代碼可以表示代碼可以表示 2n 個(gè)信號(hào)。個(gè)信號(hào)。13.6.1二二 - - 十進(jìn)制編碼器十進(jìn)制編碼器將十進(jìn)制的十個(gè)數(shù)將十進(jìn)制的十個(gè)數(shù) 0、1、2 9 編成二進(jìn)制代碼的電編成二進(jìn)制代碼的電路稱二路稱二 - - 十進(jìn)制

23、編碼器，這種二十進(jìn)制編碼器，這種二 - - 十進(jìn)制代碼稱十進(jìn)制代碼稱 BCD 碼碼。1二進(jìn)制代碼的位數(shù)二進(jìn)制代碼的位數(shù)十個(gè)數(shù)碼，取十個(gè)數(shù)碼，取 n 等于等于 4。通常稱為通常稱為 10 - - 4 線編碼器線編碼器2列編碼表列編碼表4 位二進(jìn)制代碼共有位二進(jìn)制代碼共有十六種狀態(tài)十六種狀態(tài)，取任何十種狀態(tài)都可以，取任何十種狀態(tài)都可以表示表示 0 9 十個(gè)數(shù)。十個(gè)數(shù)。8421 編碼是在編碼是在 4 位二進(jìn)制代碼的十六種狀態(tài)中，位二進(jìn)制代碼的十六種狀態(tài)中，取出前取出前十種狀態(tài)十種狀態(tài)，表示，表示 0 9 十個(gè)數(shù)，十個(gè)數(shù)，后六個(gè)狀態(tài)去掉后六個(gè)狀態(tài)去掉。8421 編碼表編碼表0 0 0 0 0 1 0

24、0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 1 輸輸 入入十進(jìn)制數(shù)十進(jìn)制數(shù)輸輸 出出Y3Y2Y1Y0(I0)(I1)(I2)(I3)(I4)(I5)(I6)(I7)(I8)(I9)3由編碼表寫出邏輯式由編碼表寫出邏輯式98983IIIIY 765476542IIIIIIIIY 763276321IIIIIIIIY 97531975310IIIIIIIIIIY 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0

25、 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 1 輸輸 入入十進(jìn)制數(shù)十進(jìn)制數(shù)輸輸 出出Y3Y2Y1Y0(I0)(I1)(I2)(I3)(I4)(I5)(I6)(I7)(I8)(I9)編碼器編碼器& +5V1k10Y30 1 2 3 4 5 6 7 8 9 01114由邏輯式畫出邏輯圖由邏輯式畫出邏輯圖Y2Y1Y0S0S1S2S3S4S5S6S7S8S90I1I2I3I4I5I6I7I8I9I*13.6.2優(yōu)先編碼器優(yōu)先編碼器根據(jù)請(qǐng)求信號(hào)的根據(jù)請(qǐng)求信號(hào)的優(yōu)先級(jí)別優(yōu)先級(jí)別，按次序進(jìn)行編碼。如，按次序進(jìn)行編碼。如CT74LS147 型型 10 4 線優(yōu)先編

26、碼器。線優(yōu)先編碼器。74LS147 型優(yōu)先編碼器的編碼表型優(yōu)先編碼器的編碼表輸入輸入輸出輸出123456789IIIIIIIII0123YYYY111111111111100110100111111111101101111111110111013.7譯碼器和數(shù)字顯示譯碼器和數(shù)字顯示譯碼是編碼的反過程，將譯碼是編碼的反過程，將二進(jìn)制代碼二進(jìn)制代碼按編碼時(shí)的原按編碼時(shí)的原意翻譯成對(duì)應(yīng)的意翻譯成對(duì)應(yīng)的信號(hào)或十進(jìn)制數(shù)碼信號(hào)或十進(jìn)制數(shù)碼( (輸出輸出) )。13.7.1二進(jìn)制譯碼器二進(jìn)制譯碼器例如：例如：2 線線 4 線譯碼器、線譯碼器、 3 線線 8 線譯碼器、線譯碼器、4 線線 16 線譯碼器等。線

27、譯碼器等。 現(xiàn)以現(xiàn)以 3 線線 8 線譯碼器線譯碼器 74LS138 為例說明為例說明其輸入其輸入 3 位二進(jìn)制代碼：位二進(jìn)制代碼：ABC，輸出，輸出 8 個(gè)信號(hào)低電個(gè)信號(hào)低電平有效：平有效：07YY現(xiàn)以現(xiàn)以 3 8 線譯碼器線譯碼器 74LS138 為例說明為例說明其余輸出為其余輸出為 1，00 YABC = 000 時(shí)，時(shí)，1譯碼器的狀態(tài)表譯碼器的狀態(tài)表輸入輸入輸出輸出A B C0 0 00 0 10 1 00 1 11 0 01 1 01 0 11 1 101234567Y Y Y Y Y Y Y Y0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11