1、第四章第四章組合邏輯電路組合邏輯電路4.1 組合邏輯電路的分析組合邏輯電路的分析 4.2 組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì) 4.3 常用集成組合邏輯器件及應(yīng)用常用集成組合邏輯器件及應(yīng)用 4.4 組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)4.5 用用Multisim 10分析組合邏輯電路分析組合邏輯電路 4.6 組合邏輯電路的組合邏輯電路的VHDL描述及其仿真描述及其仿真 一、本章內(nèi)容一、本章內(nèi)容 1. 了解組合邏輯電路的定義及特點(diǎn)。了解組合邏輯電路的定義及特點(diǎn)。 2. 掌握組合邏輯電路的分析方法。掌握組合邏輯電路的分析方法。 3. 掌握組合邏輯電路的設(shè)計(jì)方法。掌握組合邏輯電路的設(shè)

2、計(jì)方法。 4. 熟練掌握常用集成組合邏輯器件的原理及熟練掌握常用集成組合邏輯器件的原理及 應(yīng)用。應(yīng)用。 5. 了解組合邏輯電路中的競(jìng)爭(zhēng)了解組合邏輯電路中的競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象。冒險(xiǎn)現(xiàn)象。 6. 學(xué)會(huì)應(yīng)用學(xué)會(huì)應(yīng)用Multisim10 分析組合邏輯電路。分析組合邏輯電路。 7. 學(xué)會(huì)應(yīng)用學(xué)會(huì)應(yīng)用VHDL描述組合邏輯電路。描述組合邏輯電路。二、本章教學(xué)目的與要求二、本章教學(xué)目的與要求 三、本章知識(shí)結(jié)構(gòu)三、本章知識(shí)結(jié)構(gòu)4.1 組合邏輯電路的分析組合邏輯電路的分析4.1.1 組合邏輯電路的定義組合邏輯電路的定義邏輯電路邏輯電路組合組合邏輯電路邏輯電路時(shí)序時(shí)序邏輯電路邏輯電路功能：功能：輸出只取決于輸出只取決于

3、 當(dāng)前的輸入。當(dāng)前的輸入。 組成：組成：門電路，不存門電路，不存在記憶元件。在記憶元件。功能：功能：輸出取決于當(dāng)輸出取決于當(dāng)前的輸入和原前的輸入和原來(lái)的狀態(tài)。來(lái)的狀態(tài)。組成：組成：組合電路、記組合電路、記憶元件。憶元件。1. 組合邏輯函數(shù)的定義組合邏輯函數(shù)的定義2. 組合邏輯電路的邏輯功能描述組合邏輯電路的邏輯功能描述1112221212( ,)( ,)( ,)nnmmnyf x xxyfx xxyfx xx()YF X組合邏輯電路框圖組合邏輯電路框圖 向量形式向量形式4.1.2 組合邏輯電路的分析組合邏輯電路的分析 組合邏輯電路的分析就是根據(jù)給定的邏輯電路圖，組合邏輯電路的分析就是根據(jù)給定的

4、邏輯電路圖，找出輸出和輸入之間的邏輯關(guān)系，并判斷電路的找出輸出和輸入之間的邏輯關(guān)系，并判斷電路的功能。功能。 組合邏輯電路的分析方法一般是先從給定邏輯電組合邏輯電路的分析方法一般是先從給定邏輯電路的輸入端開(kāi)始，逐級(jí)寫出邏輯函數(shù)式，最后得路的輸入端開(kāi)始，逐級(jí)寫出邏輯函數(shù)式，最后得到輸出邏輯函數(shù)式；然后對(duì)輸出邏輯函數(shù)式進(jìn)行到輸出邏輯函數(shù)式；然后對(duì)輸出邏輯函數(shù)式進(jìn)行化簡(jiǎn)，或列出邏輯真值表；最后說(shuō)明給定電路的化簡(jiǎn)，或列出邏輯真值表；最后說(shuō)明給定電路的基本功能?；竟δ堋?一般情況下，分析的目的是為了確定邏輯功能是一般情況下，分析的目的是為了確定邏輯功能是否滿足要求；或是為了變換電路的結(jié)構(gòu)形式，以否滿足

5、要求；或是為了變換電路的結(jié)構(gòu)形式，以得到最簡(jiǎn)的電路結(jié)構(gòu)；或是為了得到輸出函數(shù)的得到最簡(jiǎn)的電路結(jié)構(gòu)；或是為了得到輸出函數(shù)的標(biāo)準(zhǔn)輸出形式。標(biāo)準(zhǔn)輸出形式?！纠纠?-1】 組合邏輯電路如圖組合邏輯電路如圖4.2所示，分析該電路所示，分析該電路的邏輯功能。的邏輯功能。圖圖4.2 例例4-1的邏輯電路圖的邏輯電路圖解：解：（1）寫出邏輯表達(dá)式）寫出邏輯表達(dá)式 由邏輯電路圖逐級(jí)寫出表達(dá)式，根據(jù)與非門的邏由邏輯電路圖逐級(jí)寫出表達(dá)式，根據(jù)與非門的邏輯關(guān)系，可以寫出輯關(guān)系，可以寫出)()(AAALBBBM)()()(BALBN)()(BAMAPBABABABANPY )()()(（2）列出真值表）列出真值表 將

6、輸出將輸出Y的表達(dá)式轉(zhuǎn)換成真值表形式，如表的表達(dá)式轉(zhuǎn)換成真值表形式，如表4-1所示。所示。 A BY0 00 11 01 10110表4-1 例4-1的真值表（3）功能說(shuō)明）功能說(shuō)明從真值表中可以看出，當(dāng)輸入變量從真值表中可以看出，當(dāng)輸入變量A和和B相同時(shí)，輸出相同時(shí)，輸出變量變量Y為為0；當(dāng)；當(dāng)A和和B不同時(shí)，輸出變量不同時(shí)，輸出變量Y為為1。這種邏輯。這種邏輯關(guān)系就是異或邏輯關(guān)系。關(guān)系就是異或邏輯關(guān)系。【例【例4-2】 組合邏輯電路如圖組合邏輯電路如圖4.3所示，分析該電路的所示，分析該電路的邏輯功能。邏輯功能。圖圖4.3 例例4-2的邏輯電路圖的邏輯電路圖解：解：（1）由邏輯圖逐級(jí)寫出邏

7、輯表達(dá)式）由邏輯圖逐級(jí)寫出邏輯表達(dá)式（2）化簡(jiǎn)與變換）化簡(jiǎn)與變換() ) () ) () ) )YAABCBABCCABC () ) () ) () ) )()()()()()YAABCBABCCABCAABCBABCCABCABCABCABACA BBCA CB C 化簡(jiǎn)后化簡(jiǎn)后CBCABAY（4）分析邏輯功能分析邏輯功能（3）由表達(dá)式列出真值表）由表達(dá)式列出真值表AYBC000010010101110100111011011111104.2 組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì) 組合邏輯電路的設(shè)計(jì)是指根據(jù)給出的實(shí)際邏輯問(wèn)組合邏輯電路的設(shè)計(jì)是指根據(jù)給出的實(shí)際邏輯問(wèn)題，求出實(shí)現(xiàn)相應(yīng)邏輯功能的最

8、簡(jiǎn)單或是最適合題，求出實(shí)現(xiàn)相應(yīng)邏輯功能的最簡(jiǎn)單或是最適合的邏輯電路。的邏輯電路。所謂最簡(jiǎn)單的電路是指最小化電路，所謂最簡(jiǎn)單的電路是指最小化電路，即電路所用的邏輯器件的數(shù)目最少、種類最少，即電路所用的邏輯器件的數(shù)目最少、種類最少，且器件之間的連線也是最少的。最適合的電路是且器件之間的連線也是最少的。最適合的電路是從工程實(shí)際的角度提出的，指能夠滿足速度、功從工程實(shí)際的角度提出的，指能夠滿足速度、功耗等技術(shù)指標(biāo)的電路。耗等技術(shù)指標(biāo)的電路。 實(shí)現(xiàn)一個(gè)邏輯功能的要求，可以采用小規(guī)模、中實(shí)現(xiàn)一個(gè)邏輯功能的要求，可以采用小規(guī)模、中規(guī)?；虼笠?guī)模集成電路實(shí)現(xiàn)，也可以采用存儲(chǔ)器、規(guī)?；虼笠?guī)模集成電路實(shí)現(xiàn)，也可以采

9、用存儲(chǔ)器、可編程邏輯器件來(lái)實(shí)現(xiàn)。本節(jié)只討論采用小規(guī)?？删幊踢壿嬈骷?lái)實(shí)現(xiàn)。本節(jié)只討論采用小規(guī)模集成電路構(gòu)成組合邏輯電路的設(shè)計(jì)方法。集成電路構(gòu)成組合邏輯電路的設(shè)計(jì)方法。4.2.1 組合邏輯電路的設(shè)計(jì)步驟組合邏輯電路的設(shè)計(jì)步驟1. 進(jìn)行邏輯抽象進(jìn)行邏輯抽象 實(shí)際的邏輯問(wèn)題，通常是用文字描述或數(shù)據(jù)記錄的實(shí)際的邏輯問(wèn)題，通常是用文字描述或數(shù)據(jù)記錄的一個(gè)具有一定因果關(guān)系的命題。這時(shí)需要用邏輯一個(gè)具有一定因果關(guān)系的命題。這時(shí)需要用邏輯抽象的方法，用一個(gè)邏輯函數(shù)來(lái)表示這一因果關(guān)抽象的方法，用一個(gè)邏輯函數(shù)來(lái)表示這一因果關(guān)系。系。（1）分析邏輯命題的因果關(guān)系，確定輸入邏輯變量）分析邏輯命題的因果關(guān)系，確定輸入邏

10、輯變量和輸出邏輯變量。和輸出邏輯變量。（2）確定邏輯狀態(tài)含義，即進(jìn)行邏輯賦值，用二值）確定邏輯狀態(tài)含義，即進(jìn)行邏輯賦值，用二值邏輯的邏輯的0和和1分別代表輸入邏輯變量和輸出邏輯變分別代表輸入邏輯變量和輸出邏輯變量的兩種不同邏輯狀態(tài)。這里的量的兩種不同邏輯狀態(tài)。這里的0和和1的具體含義的具體含義由設(shè)計(jì)者選定。由設(shè)計(jì)者選定。（3）列真值表。）列真值表。思考？思考？ 組合邏輯電路的設(shè)計(jì)步驟組合邏輯電路的設(shè)計(jì)步驟由由 組合邏輯電路的分析步驟組合邏輯電路的分析步驟 倒推。倒推。2. 寫出邏輯函數(shù)式寫出邏輯函數(shù)式 根據(jù)真值表寫出邏輯函數(shù)表達(dá)式。根據(jù)命根據(jù)真值表寫出邏輯函數(shù)表達(dá)式。根據(jù)命題的要求和器件的功能

11、其資源情況，可以題的要求和器件的功能其資源情況，可以對(duì)邏輯函數(shù)表達(dá)式進(jìn)行化簡(jiǎn)或形式變換。對(duì)邏輯函數(shù)表達(dá)式進(jìn)行化簡(jiǎn)或形式變換。3. 畫邏輯電路圖畫邏輯電路圖 根據(jù)化簡(jiǎn)或變換形式后的邏輯函數(shù)式，畫出根據(jù)化簡(jiǎn)或變換形式后的邏輯函數(shù)式，畫出邏輯電路的連接圖。邏輯電路的連接圖。4.4.2 組合邏輯電路的設(shè)計(jì)舉例組合邏輯電路的設(shè)計(jì)舉例【例【例4-3】 舉重比賽有三名裁判員，每個(gè)裁判員手舉重比賽有三名裁判員，每個(gè)裁判員手里各控制一個(gè)白燈和一個(gè)紅燈。白燈亮表示成功，里各控制一個(gè)白燈和一個(gè)紅燈。白燈亮表示成功，紅燈亮表示失敗。運(yùn)動(dòng)員在試舉結(jié)束后，如果亮紅燈亮表示失敗。運(yùn)動(dòng)員在試舉結(jié)束后，如果亮三個(gè)白燈，或兩白一

12、紅，表示試舉成功；如果是三個(gè)白燈，或兩白一紅，表示試舉成功；如果是兩紅一白，或三個(gè)紅燈，則表示試舉失敗。試設(shè)兩紅一白，或三個(gè)紅燈，則表示試舉失敗。試設(shè)計(jì)一個(gè)試舉成功提示電路。計(jì)一個(gè)試舉成功提示電路。解：解：（1）邏輯抽象）邏輯抽象 將三名裁判控制的開(kāi)關(guān)作為輸入變量，分別用變將三名裁判控制的開(kāi)關(guān)作為輸入變量，分別用變量量A、B、C表示。表示。A、B、C為為1表示白燈亮，為表示白燈亮，為0表示紅燈亮。將試舉結(jié)果作為輸出變量，用變量表示紅燈亮。將試舉結(jié)果作為輸出變量，用變量Y表示。表示。Y為為1表示試舉成功，為表示試舉成功，為0表示試舉失敗。表示試舉失敗。根據(jù)題意，列真值表如表根據(jù)題意，列真值表如表

13、4-3所示。所示。A B CY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100010111表4-3 例4-3的真值表（2）寫出邏輯函數(shù)式）寫出邏輯函數(shù)式 根據(jù)真值表，寫出輸出變量的邏輯函數(shù)式，并進(jìn)行根據(jù)真值表，寫出輸出變量的邏輯函數(shù)式，并進(jìn)行化簡(jiǎn)。化簡(jiǎn)。（3）畫邏輯電路圖）畫邏輯電路圖 由于化簡(jiǎn)結(jié)果為最簡(jiǎn)的與或表達(dá)式，所以只有在由于化簡(jiǎn)結(jié)果為最簡(jiǎn)的與或表達(dá)式，所以只有在使用與門和或門組成的電路才是最簡(jiǎn)的電路，其使用與門和或門組成的電路才是最簡(jiǎn)的電路，其邏輯電路連接如圖邏輯電路連接如圖4.4所示。所示。YA BCAB CABCABCABACBC圖圖4.4 例例

14、4-3的邏輯電路圖一的邏輯電路圖一YA BCAB CABCABCABACBC 如果要求用其它類型的門電路來(lái)實(shí)現(xiàn)這個(gè)邏輯功如果要求用其它類型的門電路來(lái)實(shí)現(xiàn)這個(gè)邏輯功能，為了得到最簡(jiǎn)的邏輯電路，化簡(jiǎn)的結(jié)果應(yīng)進(jìn)能，為了得到最簡(jiǎn)的邏輯電路，化簡(jiǎn)的結(jié)果應(yīng)進(jìn)行相應(yīng)的變換。例如，在要求全部用與非門實(shí)現(xiàn)行相應(yīng)的變換。例如，在要求全部用與非門實(shí)現(xiàn)這個(gè)邏輯電路時(shí)，就應(yīng)該將化簡(jiǎn)結(jié)果變換為與非這個(gè)邏輯電路時(shí)，就應(yīng)該將化簡(jiǎn)結(jié)果變換為與非-與非表達(dá)式。與非表達(dá)式。 () )() () () )YABBCACABBCAC 圖圖4.5 例例4-3的邏輯電路圖二的邏輯電路圖二思考？設(shè)計(jì)一個(gè)設(shè)計(jì)一個(gè)3變量的多數(shù)表決器，按照少變量

15、的多數(shù)表決器，按照少數(shù)服從多數(shù)的原則進(jìn)行表決，輸入變量用數(shù)服從多數(shù)的原則進(jìn)行表決，輸入變量用A、B、C表示，輸出變量用表示，輸出變量用Y表示。表示。4.3 常用集成組合邏輯器件及應(yīng)用常用集成組合邏輯器件及應(yīng)用 在社會(huì)實(shí)踐中，人們發(fā)現(xiàn)一些邏輯電路經(jīng)常、大在社會(huì)實(shí)踐中，人們發(fā)現(xiàn)一些邏輯電路經(jīng)常、大量地出現(xiàn)在各種數(shù)字電路系統(tǒng)中，為了使用方便，量地出現(xiàn)在各種數(shù)字電路系統(tǒng)中，為了使用方便，將這些邏輯電路制成各種規(guī)格的標(biāo)準(zhǔn)化集成器件。將這些邏輯電路制成各種規(guī)格的標(biāo)準(zhǔn)化集成器件。本節(jié)所要介紹的編碼器、譯碼器、數(shù)據(jù)選擇器等本節(jié)所要介紹的編碼器、譯碼器、數(shù)據(jù)選擇器等等都屬于這類器件，它們被稱為中規(guī)模集成器件。等

16、都屬于這類器件，它們被稱為中規(guī)模集成器件。中規(guī)模集成器件，大多數(shù)都是專用的功能器件，中規(guī)模集成器件，大多數(shù)都是專用的功能器件，都具有特定的邏輯功能。對(duì)于復(fù)雜的邏輯電路，都具有特定的邏輯功能。對(duì)于復(fù)雜的邏輯電路，在設(shè)計(jì)時(shí)經(jīng)常調(diào)用這些已有的功能器件，作為電在設(shè)計(jì)時(shí)經(jīng)常調(diào)用這些已有的功能器件，作為電路的組成部分。路的組成部分。4.3.1 編碼器編碼器 用文字、符號(hào)或數(shù)碼表示特定對(duì)象的過(guò)程稱為編用文字、符號(hào)或數(shù)碼表示特定對(duì)象的過(guò)程稱為編碼。碼。如郵政編碼、城市區(qū)號(hào)、身份證號(hào)等均屬于如郵政編碼、城市區(qū)號(hào)、身份證號(hào)等均屬于編碼。編碼。在數(shù)字電路中用二進(jìn)制代碼表示有關(guān)的信在數(shù)字電路中用二進(jìn)制代碼表示有關(guān)的信

17、號(hào)稱為二進(jìn)制編碼。具有編碼功能的電路就是編號(hào)稱為二進(jìn)制編碼。具有編碼功能的電路就是編碼器。碼器。編碼器是一個(gè)多輸入多輸出的電路，對(duì)于編碼器是一個(gè)多輸入多輸出的電路，對(duì)于m個(gè)輸入信號(hào)，需要個(gè)輸入信號(hào)，需要n位二進(jìn)制編碼，并且位二進(jìn)制編碼，并且m應(yīng)不應(yīng)不大于大于2n。常用的編碼器有。常用的編碼器有二進(jìn)制編碼器二進(jìn)制編碼器和和二二-十進(jìn)十進(jìn)制編碼器制編碼器兩種。兩種。1. 二進(jìn)制編碼器二進(jìn)制編碼器 用用n位二進(jìn)制代碼對(duì)位二進(jìn)制代碼對(duì)N=2n個(gè)一般信號(hào)進(jìn)行編碼的個(gè)一般信號(hào)進(jìn)行編碼的電路，叫做二進(jìn)制編碼器。例如電路，叫做二進(jìn)制編碼器。例如n=3，可以對(duì)，可以對(duì)8個(gè)個(gè)一般信號(hào)進(jìn)行編碼。二進(jìn)制編碼器又可以分

18、為二一般信號(hào)進(jìn)行編碼。二進(jìn)制編碼器又可以分為二進(jìn)制普通譯碼器和二進(jìn)制優(yōu)先編碼器兩種。進(jìn)制普通譯碼器和二進(jìn)制優(yōu)先編碼器兩種。（1）二進(jìn)制普通編碼器）二進(jìn)制普通編碼器 二進(jìn)制普通編碼器在任何時(shí)刻只允許一個(gè)輸入信二進(jìn)制普通編碼器在任何時(shí)刻只允許一個(gè)輸入信號(hào)有效，不允許出現(xiàn)兩個(gè)或兩個(gè)以上的信號(hào)同時(shí)號(hào)有效，不允許出現(xiàn)兩個(gè)或兩個(gè)以上的信號(hào)同時(shí)有效，因而其輸入是一組有約束關(guān)系有效，因而其輸入是一組有約束關(guān)系(互相排斥互相排斥)的變量。下面以的變量。下面以3位二進(jìn)制普通編碼器為例，分析位二進(jìn)制普通編碼器為例，分析普通編碼器的工作原理。普通編碼器的工作原理。 輸入信號(hào)為輸入信號(hào)為8個(gè)，分別用個(gè)，分別用D0D7表

19、示，輸出信號(hào)為表示，輸出信號(hào)為3位二進(jìn)制代碼，用位二進(jìn)制代碼，用A2、A1、A0表示，因此，它又表示，因此，它又稱為稱為8線線-3線編碼器。線編碼器。3位二進(jìn)制編碼器框圖D0 D1 D2 D3 D4 D5 D6 D7A2A1A0 編碼器輸入輸出的對(duì)應(yīng)關(guān)系編碼器輸入輸出的對(duì)應(yīng)關(guān)系設(shè)輸入信號(hào)為設(shè)輸入信號(hào)為1 1表示對(duì)該輸入進(jìn)行編碼。表示對(duì)該輸入進(jìn)行編碼。任何時(shí)刻只允許輸任何時(shí)刻只允許輸入一個(gè)編碼請(qǐng)求入一個(gè)編碼請(qǐng)求其它輸入取值組合不允許出現(xiàn)，為無(wú)關(guān)項(xiàng)。其它輸入取值組合不允許出現(xiàn)，為無(wú)關(guān)項(xiàng)。輸輸 入入輸輸 出出D0D1D2D3D4D5D6D7A2A1A0100000000000100000000100

20、1000000100001000001100001000100000001001010000001011000000001111276543210765432107654321076543210AD D D D D D D DD D D D D D D DD D D D D D D DD D D D D D D D 由于輸入信號(hào)中任何時(shí)刻只有一個(gè)有效，即輸入由于輸入信號(hào)中任何時(shí)刻只有一個(gè)有效，即輸入信號(hào)相互排斥，所以只需將使函數(shù)值為信號(hào)相互排斥，所以只需將使函數(shù)值為1的變量加的變量加起來(lái)，便可以得到相應(yīng)輸出的最簡(jiǎn)與或表達(dá)式。起來(lái)，便可以得到相應(yīng)輸出的最簡(jiǎn)與或表達(dá)式。24567ADDDD1236

21、7ADDDD01357ADDDD圖中圖中D0的編碼是隱含的，即的編碼是隱含的，即D1D7均為無(wú)效狀態(tài)時(shí)，均為無(wú)效狀態(tài)時(shí)，編碼器的輸出就是編碼器的輸出就是D0的編碼。的編碼。（2）二進(jìn)制優(yōu)先編碼器）二進(jìn)制優(yōu)先編碼器 二進(jìn)制普通編碼器需對(duì)輸入信號(hào)進(jìn)行限制，即任二進(jìn)制普通編碼器需對(duì)輸入信號(hào)進(jìn)行限制，即任何時(shí)刻只允許輸入一個(gè)編碼信號(hào)，否則輸出將產(chǎn)何時(shí)刻只允許輸入一個(gè)編碼信號(hào)，否則輸出將產(chǎn)生錯(cuò)誤。實(shí)際中會(huì)遇到多個(gè)輸入信號(hào)同時(shí)有效的生錯(cuò)誤。實(shí)際中會(huì)遇到多個(gè)輸入信號(hào)同時(shí)有效的情況，這時(shí)就需要選用優(yōu)先編碼器。優(yōu)先編碼器情況，這時(shí)就需要選用優(yōu)先編碼器。優(yōu)先編碼器是一種允許兩個(gè)或兩個(gè)以上輸入信號(hào)同時(shí)有效的是一種允

22、許兩個(gè)或兩個(gè)以上輸入信號(hào)同時(shí)有效的編碼器。在設(shè)計(jì)優(yōu)先編碼器時(shí)已經(jīng)將所有輸入信編碼器。在設(shè)計(jì)優(yōu)先編碼器時(shí)已經(jīng)將所有輸入信號(hào)規(guī)定了優(yōu)先順序，當(dāng)多個(gè)輸入信號(hào)同時(shí)有效時(shí)，號(hào)規(guī)定了優(yōu)先順序，當(dāng)多個(gè)輸入信號(hào)同時(shí)有效時(shí)，只對(duì)優(yōu)先級(jí)別最高的輸入信號(hào)進(jìn)行編碼。這種編只對(duì)優(yōu)先級(jí)別最高的輸入信號(hào)進(jìn)行編碼。這種編碼器廣泛用于計(jì)算機(jī)系統(tǒng)或微控制器系統(tǒng)中的中碼器廣泛用于計(jì)算機(jī)系統(tǒng)或微控制器系統(tǒng)中的中斷請(qǐng)求電路和數(shù)字控制系統(tǒng)中的排隊(duì)邏輯電路。斷請(qǐng)求電路和數(shù)字控制系統(tǒng)中的排隊(duì)邏輯電路。 74x148（74LS 148/74HC148，74LS148屬于屬于TTL系列，系列，74HC148屬于屬于CMOS系列）是常用的集成系列

23、）是常用的集成8線線-3線優(yōu)先編碼器，其引腳排列圖和邏輯符號(hào)如線優(yōu)先編碼器，其引腳排列圖和邏輯符號(hào)如圖所示。圖所示。 引腳排列圖引腳排列圖 邏輯符號(hào)圖邏輯符號(hào)圖電路正常工作，但沒(méi)有編碼輸入電路正常工作，但沒(méi)有編碼輸入 電路正常工作，且有編碼輸入電路正常工作，且有編碼輸入 【例【例4-4】 試用兩片試用兩片8線線-3線優(yōu)先編碼器線優(yōu)先編碼器74x148組成組成16線線-4線優(yōu)先編碼器。線優(yōu)先編碼器。解：由于每片解：由于每片74x148只有只有8個(gè)編碼輸入，所以需將個(gè)編碼輸入，所以需將16個(gè)編碼輸入信號(hào)分別接在兩片上?，F(xiàn)以個(gè)編碼輸入信號(hào)分別接在兩片上。現(xiàn)以 作作為輸入信號(hào)，為輸入信號(hào)， 優(yōu)先級(jí)最高

24、，優(yōu)先級(jí)最高， 優(yōu)先級(jí)最低，因優(yōu)先級(jí)最低，因此需要將此需要將 接在高位片的接在高位片的 上，將上，將 接在低位片的接在低位片的 上。同時(shí)，高位片的使上。同時(shí)，高位片的使能輸入端能輸入端 =0，高位片的，高位片的 接低位片的接低位片的 ，高位片始終工作在編碼狀態(tài)，當(dāng)高位片無(wú)編碼輸高位片始終工作在編碼狀態(tài)，當(dāng)高位片無(wú)編碼輸入時(shí)，高位片入時(shí)，高位片 =0，使低位片工作在編碼狀態(tài)，使低位片工作在編碼狀態(tài)，這樣就可以保證這樣就可以保證 的優(yōu)先級(jí)順序。的優(yōu)先級(jí)順序。 0I15I15I0I8I15I0D7D0I7I0D7DEIEOEIEO0I 15I2. 二二-十進(jìn)制編碼器十進(jìn)制編碼器 二二-十進(jìn)制編碼器是

25、將十進(jìn)制編碼器是將10個(gè)輸入信號(hào)分別編成個(gè)輸入信號(hào)分別編成10個(gè)個(gè)BCD代碼輸出的電路，其工作原理與二進(jìn)制編碼代碼輸出的電路，其工作原理與二進(jìn)制編碼器的工作原理基本相同。常用的具有高位優(yōu)先功器的工作原理基本相同。常用的具有高位優(yōu)先功能的編碼器有能的編碼器有74LS147、74HC147等。等。輸出端輸出端 反碼形式反碼形式表示表示 D 為最高為最高位位 A為最低位為最低位 74HC147邏輯符號(hào)圖邏輯符號(hào)圖 輸入端輸入端 低電低電平有效平有效 被被隱含隱含 0I4.3.2 譯碼器譯碼器 譯碼是編碼的逆過(guò)程，是將表示特定意義信息的譯碼是編碼的逆過(guò)程，是將表示特定意義信息的二進(jìn)制代碼翻譯成對(duì)應(yīng)的輸

26、出信號(hào)。實(shí)現(xiàn)譯碼的二進(jìn)制代碼翻譯成對(duì)應(yīng)的輸出信號(hào)。實(shí)現(xiàn)譯碼的電路成為譯碼器。如果譯碼器的輸入端有電路成為譯碼器。如果譯碼器的輸入端有n個(gè)，個(gè)，輸出端有輸出端有m個(gè)，則個(gè)，則m應(yīng)不大于應(yīng)不大于2n。常用的譯碼器有。常用的譯碼器有二進(jìn)制譯碼器、二二進(jìn)制譯碼器、二-十進(jìn)制譯碼器和顯示譯碼器十進(jìn)制譯碼器和顯示譯碼器三三種。種。1. 二進(jìn)制譯碼器二進(jìn)制譯碼器 將二進(jìn)制代碼的各種狀態(tài)，按其意義翻譯成對(duì)應(yīng)將二進(jìn)制代碼的各種狀態(tài)，按其意義翻譯成對(duì)應(yīng)的輸出信號(hào)的電路，叫做的輸出信號(hào)的電路，叫做二進(jìn)制譯碼器二進(jìn)制譯碼器。顯然，。顯然，如果輸入二進(jìn)制代碼的為如果輸入二進(jìn)制代碼的為n個(gè)，則它的輸出端為個(gè)，則它的輸出端

27、為2n個(gè)，且對(duì)應(yīng)于輸入代碼中的每一個(gè)狀態(tài)，個(gè)，且對(duì)應(yīng)于輸入代碼中的每一個(gè)狀態(tài)，2n個(gè)輸個(gè)輸出中只有一個(gè)為有效狀態(tài)，其它全部為無(wú)效狀態(tài)。出中只有一個(gè)為有效狀態(tài)，其它全部為無(wú)效狀態(tài)。由于二進(jìn)制譯碼器可以譯出輸入變量的全部狀態(tài)，由于二進(jìn)制譯碼器可以譯出輸入變量的全部狀態(tài)，又被稱為又被稱為全變量譯碼器全變量譯碼器。常見(jiàn)的二進(jìn)制譯碼器有。常見(jiàn)的二進(jìn)制譯碼器有2線線-4線譯碼器、線譯碼器、3線線-8線譯碼器、線譯碼器、4線線-16線譯碼器線譯碼器等。等。2線線-4線譯碼器線譯碼器（a） 邏輯電路圖邏輯電路圖 （b） 邏輯符號(hào)圖邏輯符號(hào)圖0()YGB A 1()YGB A2()YGBA 3()YGBAG當(dāng)當(dāng)

28、 =0，譯碼器工作，此時(shí)輸出信號(hào)的邏輯函數(shù)式可以，譯碼器工作，此時(shí)輸出信號(hào)的邏輯函數(shù)式可以化為化為00()YB Am 11()YB Am22()YBAm 33()YBAm 可見(jiàn)，可見(jiàn)，2線線-4線譯碼器的輸出變量線譯碼器的輸出變量 分別對(duì)分別對(duì)應(yīng)著二進(jìn)制碼應(yīng)著二進(jìn)制碼BA的所有最小項(xiàng)的非，即輸出變量的所有最小項(xiàng)的非，即輸出變量可以用輸入變量的最小項(xiàng)來(lái)表示，所以將這種譯可以用輸入變量的最小項(xiàng)來(lái)表示，所以將這種譯碼器稱為最小項(xiàng)譯碼器。碼器稱為最小項(xiàng)譯碼器。2線線-4線譯碼器的真值表線譯碼器的真值表如表如表4-7所示。所示。0Y3Y 常用的二進(jìn)制集成譯碼器有：雙常用的二進(jìn)制集成譯碼器有：雙2線線-4

29、線譯碼器線譯碼器74x139；3線線-8線譯碼器線譯碼器74x138；4線線-16線譯碼器線譯碼器74x154等。等。 74HC138是一種典型的二進(jìn)制全譯碼器，它有是一種典型的二進(jìn)制全譯碼器，它有3個(gè)個(gè)輸入端輸入端C、B、A，C是高位，是高位，A是低位；是低位；8個(gè)輸出個(gè)輸出端端 ；3個(gè)使能端個(gè)使能端 、 、 ，可以控，可以控制譯碼器的工作狀態(tài)，還可以用來(lái)譯碼器邏輯功制譯碼器的工作狀態(tài)，還可以用來(lái)譯碼器邏輯功能的擴(kuò)展，使能端也被稱為能的擴(kuò)展，使能端也被稱為“片選片選”輸入端。輸入端。 0Y7Y1G2AG2BG74HC138的邏輯符號(hào)圖的邏輯符號(hào)圖 當(dāng)當(dāng) =0或或 =1時(shí)，譯碼器被禁止譯碼，時(shí)

30、，譯碼器被禁止譯碼，即無(wú)論輸入即無(wú)論輸入CBA為何種狀態(tài)，譯碼器輸出全為為何種狀態(tài)，譯碼器輸出全為1；當(dāng)當(dāng) =1且且 =0時(shí)，譯碼器正常工作，輸時(shí)，譯碼器正常工作，輸出信號(hào)出信號(hào) 分別對(duì)應(yīng)輸入變量分別對(duì)應(yīng)輸入變量CBA的一個(gè)最小的一個(gè)最小項(xiàng)的非，項(xiàng)的非， 的函數(shù)式為的函數(shù)式為1G22ABGG1G22ABGG0Y0Y7Y7Y1G1G1G1G1G1G1G00()YC B Am 11()YC B Am 22()YC BAm 33()YC BAm44()YCB Am 55()YCB Am66()YCBAm 77()YCBAm2. 二二-十進(jìn)制譯碼器十進(jìn)制譯碼器 將十進(jìn)制的二進(jìn)制編碼（將十進(jìn)制的二進(jìn)制編

31、碼（BCD碼）翻譯成對(duì)碼）翻譯成對(duì)應(yīng)的應(yīng)的10個(gè)輸出信號(hào)的電路，稱為二個(gè)輸出信號(hào)的電路，稱為二-十進(jìn)制十進(jìn)制譯碼器，它有譯碼器，它有4個(gè)輸入端和個(gè)輸入端和10個(gè)輸出端，因個(gè)輸出端，因此又稱為此又稱為4線線-10線譯碼器。常用的集成二線譯碼器。常用的集成二-十進(jìn)制譯碼器有十進(jìn)制譯碼器有7442、74LS42、74HC42等。等。 74LS42的邏輯符號(hào)圖的邏輯符號(hào)圖 3. 顯示譯碼器顯示譯碼器 在數(shù)字系統(tǒng)內(nèi)部，數(shù)字量都是以一定的代碼形式在數(shù)字系統(tǒng)內(nèi)部，數(shù)字量都是以一定的代碼形式出現(xiàn)的，為了把這些代碼用人們習(xí)慣的數(shù)字、字出現(xiàn)的，為了把這些代碼用人們習(xí)慣的數(shù)字、字母、符號(hào)等形式顯示出來(lái)，需要將這些代

32、碼進(jìn)行母、符號(hào)等形式顯示出來(lái)，需要將這些代碼進(jìn)行譯碼，然后通過(guò)驅(qū)動(dòng)電路由數(shù)字顯示器顯示。人譯碼，然后通過(guò)驅(qū)動(dòng)電路由數(shù)字顯示器顯示。人們把這種類型的譯碼器稱為顯示譯碼器。在中規(guī)們把這種類型的譯碼器稱為顯示譯碼器。在中規(guī)模集成電路中，常把譯碼和驅(qū)動(dòng)電路集成在一起，模集成電路中，常把譯碼和驅(qū)動(dòng)電路集成在一起，用來(lái)驅(qū)動(dòng)顯示器。用來(lái)驅(qū)動(dòng)顯示器。 常用的數(shù)字顯示器有多種類型。按顯示方式分為常用的數(shù)字顯示器有多種類型。按顯示方式分為自行重疊式、分段式、點(diǎn)陣式等；按照發(fā)光物質(zhì)自行重疊式、分段式、點(diǎn)陣式等；按照發(fā)光物質(zhì)不同可以分為半導(dǎo)體顯示器（發(fā)光二極管顯示不同可以分為半導(dǎo)體顯示器（發(fā)光二極管顯示器）、熒光數(shù)字

33、顯示器、液晶數(shù)字顯示器和氣體器）、熒光數(shù)字顯示器、液晶數(shù)字顯示器和氣體放電顯示器。在數(shù)字系統(tǒng)常用的顯示器是七段字放電顯示器。在數(shù)字系統(tǒng)常用的顯示器是七段字符顯示器（七段數(shù)碼管）。符顯示器（七段數(shù)碼管）。（1）七段數(shù)碼管）七段數(shù)碼管 七段數(shù)碼管由七段數(shù)碼管由7個(gè)發(fā)光段（個(gè)發(fā)光段（a、b、c、d、e、f、g）組成，組成，7個(gè)發(fā)光段組成一個(gè)個(gè)發(fā)光段組成一個(gè)8字，其結(jié)構(gòu)和顯示數(shù)字，其結(jié)構(gòu)和顯示數(shù)字圖形如圖所示。每個(gè)發(fā)光段為一個(gè)或數(shù)個(gè)發(fā)光字圖形如圖所示。每個(gè)發(fā)光段為一個(gè)或數(shù)個(gè)發(fā)光二極管，加上適當(dāng)電壓時(shí)，對(duì)應(yīng)的發(fā)光段就會(huì)發(fā)二極管，加上適當(dāng)電壓時(shí)，對(duì)應(yīng)的發(fā)光段就會(huì)發(fā)光。七段數(shù)碼管內(nèi)部分為共陽(yáng)極和共陰極兩種接

34、光。七段數(shù)碼管內(nèi)部分為共陽(yáng)極和共陰極兩種接法。共陽(yáng)極是將法。共陽(yáng)極是將7段發(fā)光二極管的陽(yáng)極接在公共電段發(fā)光二極管的陽(yáng)極接在公共電源上，當(dāng)某段發(fā)光二極管的陰極接低電平時(shí)，該源上，當(dāng)某段發(fā)光二極管的陰極接低電平時(shí)，該段就發(fā)光；共陰極是將段就發(fā)光；共陰極是將7段發(fā)光二極管的陰極共同段發(fā)光二極管的陰極共同接地，當(dāng)某段發(fā)光二極管的陽(yáng)極接高電平時(shí)，該接地，當(dāng)某段發(fā)光二極管的陽(yáng)極接高電平時(shí)，該段就發(fā)光。段就發(fā)光。 共陽(yáng)極接法共陽(yáng)極接法 共陰極接法共陰極接法 7447、74LS47、74LS247 74LS48、74LS248、74LS249 （2）七段顯示譯碼器）七段顯示譯碼器74LS47邏輯符號(hào)圖邏輯符號(hào)

35、圖輸入輸入4位位BCD碼碼輸出輸出7位位反碼，驅(qū)反碼，驅(qū)動(dòng)共陽(yáng)極動(dòng)共陽(yáng)極數(shù)碼管數(shù)碼管燈測(cè)試信號(hào)，燈測(cè)試信號(hào)，低電平有效低電平有效滅零輸入端，滅零輸入端，低電平有效低電平有效滅燈輸入滅燈輸入/滅零滅零輸出端，輸出端，低電低電平有效平有效4. 譯碼器的應(yīng)用譯碼器的應(yīng)用基本原理基本原理3位二進(jìn)制譯碼器給出位二進(jìn)制譯碼器給出3變量的全部最小項(xiàng)變量的全部最小項(xiàng);。n位二進(jìn)制譯碼器給出位二進(jìn)制譯碼器給出n變量的全部最小項(xiàng)變量的全部最小項(xiàng);任意函數(shù)任意函數(shù)將將n位二進(jìn)制譯碼輸出的最小項(xiàng)組合起來(lái)，可獲位二進(jìn)制譯碼輸出的最小項(xiàng)組合起來(lái)，可獲得任何形式的輸入變量不大于得任何形式的輸入變量不大于n的組合函數(shù)的組合函

36、數(shù)iYm 例：利用例：利用74HC138設(shè)計(jì)一個(gè)多輸出的組合邏輯電路，設(shè)計(jì)一個(gè)多輸出的組合邏輯電路，輸出邏輯函數(shù)式為：輸出邏輯函數(shù)式為：1234ZACA BCAB CZBCA B CZA BAB CZA BCB CABC 1234(3,4,5,6)(1,3,7)(2,3,5)(0,2,4,7)ZACABCABCmZBCABCmZABABCmZABCBCABCm 134562137323540247(3,4,5,6) ()(1,3,7) ()(2,3,5) ()(0,2,4,7) ()Zmm m m mZmm m mZmm m mZmm m m m 【例【例4-5】 試用兩片試用兩片3線線-8線

37、譯碼器線譯碼器74HC138組成組成4線線-16線譯碼器。線譯碼器。FL M NL MNLM N 解：設(shè)輸入變量為解：設(shè)輸入變量為L(zhǎng)、M、N，輸出變量為，輸出變量為F，當(dāng)，當(dāng)L、M、N中只有一個(gè)變量為中只有一個(gè)變量為1時(shí)，輸出為時(shí)，輸出為F=1，否則，否則，F(xiàn)=0。可以寫出輸出變量。可以寫出輸出變量F的表達(dá)是為的表達(dá)是為【例【例4-6】 用用3線線-8線譯碼器線譯碼器74HC138和門電路設(shè)計(jì)一和門電路設(shè)計(jì)一個(gè)三變量單個(gè)三變量單“1”檢測(cè)電路。要求當(dāng)輸入三個(gè)變量中只檢測(cè)電路。要求當(dāng)輸入三個(gè)變量中只有一個(gè)有一個(gè)1時(shí)，輸出為時(shí)，輸出為1；否則輸出為；否則輸出為0。4.3.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器

38、在多路數(shù)據(jù)傳輸過(guò)程中，根據(jù)地址碼的要求，在多路數(shù)據(jù)傳輸過(guò)程中，根據(jù)地址碼的要求，能把其中的一路數(shù)據(jù)信號(hào)挑選出來(lái)的電路，能把其中的一路數(shù)據(jù)信號(hào)挑選出來(lái)的電路，叫做是數(shù)據(jù)選擇器（叫做是數(shù)據(jù)選擇器（MUX），又稱多路選），又稱多路選擇器或多路開(kāi)關(guān)。數(shù)據(jù)選擇器有擇器或多路開(kāi)關(guān)。數(shù)據(jù)選擇器有n位地址輸位地址輸入、入、2n位數(shù)據(jù)輸入、位數(shù)據(jù)輸入、1位輸出。在地址輸入位輸出。在地址輸入的控制下，從多路輸入數(shù)據(jù)中選擇一路輸?shù)目刂葡拢瑥亩嗦份斎霐?shù)據(jù)中選擇一路輸出，其功能相當(dāng)于一個(gè)單刀多擲開(kāi)關(guān)。常出，其功能相當(dāng)于一個(gè)單刀多擲開(kāi)關(guān)。常用的數(shù)據(jù)選擇器有用的數(shù)據(jù)選擇器有2選選1、4選選1、8選選1、16選選1等。等。1

39、. 4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器 設(shè)設(shè)4選選1數(shù)據(jù)選擇器的數(shù)據(jù)輸入端為數(shù)據(jù)選擇器的數(shù)據(jù)輸入端為D0D3，地址輸，地址輸入端（選擇輸入端）為入端（選擇輸入端）為A1、A0，輸出端為，輸出端為Y。令。令A(yù)1A0=00時(shí)，時(shí)，Y= D0；A1A0=01時(shí)，時(shí)，Y= D1；A1A0=10時(shí)，時(shí)，Y= D2；A1A0=11時(shí)，時(shí)，Y= D3。 4選選1數(shù)據(jù)選擇器的真值表數(shù)據(jù)選擇器的真值表輸輸 入入輸輸 出出DA1 A0YD0D1D2D30 00 11 01 1D0D1D2D3 100101102103YA A DA A DA A DA A D 如果將地址輸入端用其最小項(xiàng)來(lái)表示，即用如果將地址輸入端用其最

40、小項(xiàng)來(lái)表示，即用 表表示示 ， 表示表示 ， 表示表示 ， 表表示示 ， 則則0m10A A 1m10A A2m10A A3m10A A100101102103YA A DA A DA A DA A D 0011223330iiiYm Dm Dm Dm Dm D由于由于mi是地址變量組成的最小項(xiàng)，是地址變量組成的最小項(xiàng)，因此稱為地址最小項(xiàng)。因此稱為地址最小項(xiàng)。D3D2D1D0A1A0EY帶使能端的帶使能端的4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器2. 集成數(shù)據(jù)選擇器集成數(shù)據(jù)選擇器 74LS151是一種集成是一種集成8選選1數(shù)據(jù)選擇器，其邏輯符號(hào)數(shù)據(jù)選擇器，其邏輯符號(hào)圖如圖所示。它有圖如圖所示。它有8個(gè)數(shù)個(gè)

41、數(shù)據(jù)輸入端據(jù)輸入端D0D7，3個(gè)地址個(gè)地址輸入端輸入端C、B、A（C為高為高位，位，A為低位），為低位），2個(gè)互個(gè)互補(bǔ)輸出端補(bǔ)輸出端Y和和 ，1個(gè)使個(gè)使能端能端 （或）（或） ，低電平，低電平有效。有效。 WGS01234567001122334455667770()()()()()()()()iiiYC B A DC B A DC BA DC BA DCB A DCB A DCBA DCBA Dm Dm Dm Dm Dm Dm Dm Dm Dm D 一個(gè)有一個(gè)有n位地址輸入、位地址輸入、2n位數(shù)據(jù)輸入的數(shù)據(jù)選擇器位數(shù)據(jù)輸入的數(shù)據(jù)選擇器的輸出邏輯表達(dá)式可以寫成的輸出邏輯表達(dá)式可以寫成210ni

42、iiYm D3. 數(shù)據(jù)選擇器的擴(kuò)展數(shù)據(jù)選擇器的擴(kuò)展 集成數(shù)據(jù)選擇器的最大規(guī)模是集成數(shù)據(jù)選擇器的最大規(guī)模是16選選1，如果需要選，如果需要選擇的數(shù)據(jù)更多時(shí)，可以將多個(gè)集成數(shù)據(jù)選擇器連擇的數(shù)據(jù)更多時(shí)，可以將多個(gè)集成數(shù)據(jù)選擇器連接起來(lái)進(jìn)行擴(kuò)展。接起來(lái)進(jìn)行擴(kuò)展。 數(shù)據(jù)選擇器的擴(kuò)展有兩種方法，數(shù)據(jù)選擇器的擴(kuò)展有兩種方法，一種是利用使能一種是利用使能端進(jìn)行擴(kuò)展；另一種是樹(shù)狀擴(kuò)展端進(jìn)行擴(kuò)展；另一種是樹(shù)狀擴(kuò)展。 利用使能端進(jìn)行擴(kuò)展的電路圖利用使能端進(jìn)行擴(kuò)展的電路圖 樹(shù)狀擴(kuò)展的電路圖樹(shù)狀擴(kuò)展的電路圖4. 數(shù)據(jù)選擇器的應(yīng)用數(shù)據(jù)選擇器的應(yīng)用 設(shè)數(shù)據(jù)選擇器的地址輸入端為設(shè)數(shù)據(jù)選擇器的地址輸入端為k個(gè)，由數(shù)據(jù)選擇器個(gè)，

43、由數(shù)據(jù)選擇器的特點(diǎn)可知其輸出為的特點(diǎn)可知其輸出為 設(shè)組合邏輯函數(shù)的輸入變量為設(shè)組合邏輯函數(shù)的輸入變量為l個(gè)，則組合邏輯函個(gè)，則組合邏輯函數(shù)可以表示為數(shù)可以表示為 只要將組合邏輯函數(shù)的輸入變量加至數(shù)據(jù)選擇器只要將組合邏輯函數(shù)的輸入變量加至數(shù)據(jù)選擇器的地址輸入端，并適當(dāng)選擇的值，使兩者相等，的地址輸入端，并適當(dāng)選擇的值，使兩者相等，就可以利用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)。就可以利用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)。 210kiiiYm D210liiFm 如果如果l=k,可以直接將邏輯函數(shù)輸入變量加至數(shù)據(jù)可以直接將邏輯函數(shù)輸入變量加至數(shù)據(jù)選擇器的地址輸入端，根據(jù)邏輯函數(shù)選擇器的地址輸入端，根據(jù)邏輯函數(shù)F所

44、需要的所需要的最小項(xiàng)，確定數(shù)據(jù)選擇器中的值最小項(xiàng)，確定數(shù)據(jù)選擇器中的值(0或或1)；如果；如果lk,可以從輸入變量中任選可以從輸入變量中任選k個(gè)加個(gè)加至數(shù)據(jù)選擇器的地址輸入端，多余的變量用至數(shù)據(jù)選擇器的地址輸入端，多余的變量用 來(lái)來(lái)表示。表示。iDiD【例【例4-7】 用用8選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74LS151實(shí)現(xiàn)組合邏實(shí)現(xiàn)組合邏輯函數(shù)輯函數(shù)FLMLNLM N 1)(1)(1)(1)(0)(0)(0)(0)(LMNNLMNMLNMLMNLNMLNMLNMLNMLLNLMF01234567()()()()()()()()YC B A DC B A DC BA DC BA DCB A DCB

45、A DCBA DCBA D 只要令數(shù)據(jù)選擇器只要令數(shù)據(jù)選擇器74LS151的輸入的輸入C=L，B=M，A=N，D0=D1=D2=D3=0，D4=D5=D6=D7=1，則其輸出，則其輸出Y就就是所求的邏輯函數(shù)是所求的邏輯函數(shù)F。 【例【例4-8】 用用4選選1數(shù)據(jù)選擇器實(shí)現(xiàn)三變量組合邏輯數(shù)據(jù)選擇器實(shí)現(xiàn)三變量組合邏輯函數(shù)函數(shù)FL M NLM NLMN解：解：4選選1數(shù)據(jù)選擇器的輸出為數(shù)據(jù)選擇器的輸出為100101102103YA A DA A DA A DA A D ()() 0()()FL M NLM NLMNL MNL MLMNLMN D0=N，D1=0，D2= N，D3=N 1AL0AM4.

46、3.4 數(shù)據(jù)分配器數(shù)據(jù)分配器 數(shù)據(jù)分配器是一種數(shù)據(jù)開(kāi)關(guān)，它的邏輯功能與數(shù)數(shù)據(jù)分配器是一種數(shù)據(jù)開(kāi)關(guān)，它的邏輯功能與數(shù)據(jù)選擇器的邏輯功能相反，它能夠?qū)?jù)選擇器的邏輯功能相反，它能夠?qū)?個(gè)輸入數(shù)據(jù)，個(gè)輸入數(shù)據(jù)，根據(jù)需要傳送到根據(jù)需要傳送到m個(gè)輸出端中的任何個(gè)輸出端中的任何1個(gè)，又被稱個(gè)，又被稱為多路分配器。數(shù)據(jù)分配器只有為多路分配器。數(shù)據(jù)分配器只有1個(gè)數(shù)據(jù)輸入端，個(gè)數(shù)據(jù)輸入端，但是有但是有m個(gè)輸出端，在選擇控制信號(hào)的作用下可個(gè)輸出端，在選擇控制信號(hào)的作用下可以實(shí)現(xiàn)從以實(shí)現(xiàn)從m個(gè)輸出端中選擇個(gè)輸出端中選擇1個(gè)輸出數(shù)據(jù)，被稱為個(gè)輸出數(shù)據(jù)，被稱為1路路-m路數(shù)據(jù)分配器。路數(shù)據(jù)分配器。1路路-4路數(shù)據(jù)分配器

47、邏輯示意圖路數(shù)據(jù)分配器邏輯示意圖010YA A D 110YA A D210YA A D310YA A D4.3.5 加法器加法器 在數(shù)字系統(tǒng)中，尤其是在計(jì)算機(jī)數(shù)字系統(tǒng)中，在數(shù)字系統(tǒng)中，尤其是在計(jì)算機(jī)數(shù)字系統(tǒng)中，算數(shù)運(yùn)算是最基本的功能之一。當(dāng)兩個(gè)二進(jìn)制算數(shù)運(yùn)算是最基本的功能之一。當(dāng)兩個(gè)二進(jìn)制數(shù)進(jìn)行算術(shù)運(yùn)算時(shí)，無(wú)論是加、減、乘、除，數(shù)進(jìn)行算術(shù)運(yùn)算時(shí)，無(wú)論是加、減、乘、除，都可以化作若干步加法運(yùn)算來(lái)實(shí)現(xiàn)，因此，二都可以化作若干步加法運(yùn)算來(lái)實(shí)現(xiàn)，因此，二進(jìn)制加法運(yùn)算器是構(gòu)成算術(shù)運(yùn)算器的基本單元進(jìn)制加法運(yùn)算器是構(gòu)成算術(shù)運(yùn)算器的基本單元單路。單路。半加器半加器1. 半加器是最簡(jiǎn)單的加法器，它將兩個(gè)半加器

48、是最簡(jiǎn)單的加法器，它將兩個(gè)1位二位二進(jìn)制數(shù)直接相加，而不考慮來(lái)自低位的進(jìn)位。進(jìn)制數(shù)直接相加，而不考慮來(lái)自低位的進(jìn)位。 半加器的真值表半加器的真值表 SA BABABCOAB 輸輸 入入輸輸 出出A BS CO0 00 00 11 01 01 01 10 1邏輯電路圖邏輯電路圖 邏輯符號(hào)圖邏輯符號(hào)圖 2. 全加器全加器 兩個(gè)多位二進(jìn)制數(shù)相兩個(gè)多位二進(jìn)制數(shù)相加時(shí)，除了最低位以加時(shí)，除了最低位以外，其它各位都應(yīng)該外，其它各位都應(yīng)該考慮來(lái)自低位向本位考慮來(lái)自低位向本位的進(jìn)位。全加器就是的進(jìn)位。全加器就是同時(shí)將本位加數(shù)、被同時(shí)將本位加數(shù)、被加數(shù)和來(lái)自低位進(jìn)位加數(shù)和來(lái)自低位進(jìn)位進(jìn)行相加的邏輯器件。進(jìn)行相加

49、的邏輯器件。 iAiB1iCIiSiCO輸輸 入入輸輸 出出 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 111111()iiiiiiiiiiiiiiiiiiCOABCIABCIABCIABCIAB CIAB11111iiiiiiiiiiiiiiiiSABCIABCIABCIABCIABCI 11111iiiiiiiiiiiiiiiiSABCIABCIABCIABCIABCI 11111()iiiiiiiiiiiiiiiiiiCOABCIABCIABCIABCIAB CIAB全加器的

50、邏輯符號(hào)圖全加器的邏輯符號(hào)圖 全加器的邏輯電路圖全加器的邏輯電路圖 111111()()iiiiiiiiiiiiiiiiiiiSABCIAB CIABCIABCICOABBCIA CI 將將n個(gè)全加器級(jí)聯(lián)，即把低位的進(jìn)位輸出端連接到個(gè)全加器級(jí)聯(lián)，即把低位的進(jìn)位輸出端連接到相鄰高位的進(jìn)位輸入端，可以實(shí)現(xiàn)兩個(gè)相鄰高位的進(jìn)位輸入端，可以實(shí)現(xiàn)兩個(gè)n位二進(jìn)位二進(jìn)制數(shù)相加的電路，利用這種方法構(gòu)成的加法電路制數(shù)相加的電路，利用這種方法構(gòu)成的加法電路稱為串行進(jìn)位加法器。稱為串行進(jìn)位加法器。 4位串行進(jìn)位加法器位串行進(jìn)位加法器2.2.超前進(jìn)位加法器超前進(jìn)位加法器 為了提高速度，若使進(jìn)位信號(hào)不逐級(jí)傳遞，而是運(yùn)為了

51、提高速度，若使進(jìn)位信號(hào)不逐級(jí)傳遞，而是運(yùn)算開(kāi)始時(shí)，即可得到各位的進(jìn)位信號(hào)，采用這個(gè)原理算開(kāi)始時(shí)，即可得到各位的進(jìn)位信號(hào)，采用這個(gè)原理構(gòu)成的加法器，就是超前進(jìn)位加法器，也稱快速進(jìn)位構(gòu)成的加法器，就是超前進(jìn)位加法器，也稱快速進(jìn)位加法器加法器。 由全加器真值表可知，由全加器真值表可知，高位的進(jìn)位信號(hào)的產(chǎn)生是高位的進(jìn)位信號(hào)的產(chǎn)生是在兩種情況下：在兩種情況下：在在AiBi1；在在AiBi1且且CIi-11。故向高位的進(jìn)位信。故向高位的進(jìn)位信號(hào)為號(hào)為1()iiiiiiCOABABCI3、超前進(jìn)位加法器、超前進(jìn)位加法器iAiB1iCIiSiCO輸輸 入入輸輸 出出 0 0 0 0 0 1 0 1 0 0 1

52、 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1設(shè)設(shè)GiAiBi為進(jìn)位生成函數(shù)，為進(jìn)位生成函數(shù)，Pi AiBi為進(jìn)位傳遞函為進(jìn)位傳遞函數(shù)，則上式可寫成數(shù)，則上式可寫成1()iiiiiiCOABABCI111121122311212101201()()()()()iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiCOGP CIGP COGP GPCIGPGPPGPCIGPGPP GPP PPGPP PP CI1iiiiSABCI和為：和為：74LS283的邏輯符號(hào)圖的邏輯符號(hào)圖加數(shù)加數(shù)輸入端輸入端低位進(jìn)位輸?shù)臀贿M(jìn)位

53、輸入信號(hào)入信號(hào)輸入端輸入端被加數(shù)被加數(shù)輸入端輸入端和和輸出端輸出端向高位進(jìn)位向高位進(jìn)位輸出信號(hào)輸出信號(hào)輸出端輸出端4. 加法器的應(yīng)用加法器的應(yīng)用 加法器除可以構(gòu)成加法運(yùn)算電路外，還可以構(gòu)成加法器除可以構(gòu)成加法運(yùn)算電路外，還可以構(gòu)成減法器、乘法器和除法器等多種運(yùn)算電路。在邏減法器、乘法器和除法器等多種運(yùn)算電路。在邏輯設(shè)計(jì)中，如果要產(chǎn)生的邏輯函數(shù)能夠化成輸入輯設(shè)計(jì)中，如果要產(chǎn)生的邏輯函數(shù)能夠化成輸入變量與輸入變量或者輸入變量與常量在數(shù)值上相變量與輸入變量或者輸入變量與常量在數(shù)值上相加的形式，用加法器往往得到非常簡(jiǎn)單的設(shè)計(jì)結(jié)加的形式，用加法器往往得到非常簡(jiǎn)單的設(shè)計(jì)結(jié)果。果。 【例【例4-9】 試采用

54、全加器試采用全加器74LS283實(shí)現(xiàn)余實(shí)現(xiàn)余3碼碼 到到8421 BCD碼的轉(zhuǎn)換。碼的轉(zhuǎn)換。 解：因?yàn)閷?duì)于同一個(gè)十進(jìn)制數(shù)，余解：因?yàn)閷?duì)于同一個(gè)十進(jìn)制數(shù)，余3碼比相應(yīng)的碼比相應(yīng)的8421BCD碼多碼多3，因此要實(shí)現(xiàn)余，因此要實(shí)現(xiàn)余3碼到碼到8421BCD碼碼的轉(zhuǎn)換，只需從余的轉(zhuǎn)換，只需從余3碼減去碼減去3(0011)即可。利用二進(jìn)即可。利用二進(jìn)制補(bǔ)碼運(yùn)算的規(guī)則，通過(guò)補(bǔ)碼的加法運(yùn)算實(shí)現(xiàn)減法制補(bǔ)碼運(yùn)算的規(guī)則，通過(guò)補(bǔ)碼的加法運(yùn)算實(shí)現(xiàn)減法運(yùn)算，由于運(yùn)算，由于0011的補(bǔ)碼為的補(bǔ)碼為1101，減，減0011同加同加1101等等效。在全加器效。在全加器74LS283的加數(shù)輸入端接上余的加數(shù)輸入端接上余3碼的

55、四碼的四位代碼位代碼DCBA，被加數(shù)輸入端上接固定代碼，被加數(shù)輸入端上接固定代碼1101，74LS283的輸出就是對(duì)應(yīng)的的輸出就是對(duì)應(yīng)的8421 BCD碼。碼。 4.3.6 數(shù)值比較器數(shù)值比較器用來(lái)比較兩個(gè)二進(jìn)制數(shù)的數(shù)值大小。用來(lái)比較兩個(gè)二進(jìn)制數(shù)的數(shù)值大小。1.1.一位數(shù)值比較器一位數(shù)值比較器A、B比較有三種可能結(jié)果比較有三種可能結(jié)果()()()(1,0)1,(0,1)1,( ,01),()()A BA BA BAB ABABYABAB ABA BYA BAB A BYABAB 則則同為 或2. 多位數(shù)值比較器多位數(shù)值比較器 比較兩個(gè)多位數(shù)的大小時(shí)，應(yīng)自高向低逐位比較，比較兩個(gè)多位數(shù)的大小時(shí)，

56、應(yīng)自高向低逐位比較，且只有在高位相等時(shí)，才需要比較低位。設(shè)且只有在高位相等時(shí)，才需要比較低位。設(shè)A、B是兩個(gè)是兩個(gè)4位二進(jìn)制數(shù)位二進(jìn)制數(shù) 和和 ，當(dāng)比，當(dāng)比較較A與與B的大小時(shí)，應(yīng)先比較的大小時(shí)，應(yīng)先比較 和和 。如果。如果 ，不論，不論 、 、 、 、 、 為何值，為何值，結(jié)果為結(jié)果為AB；如果；如果 ， 不論不論 、 、 、 、 為何值，結(jié)果為為何值，結(jié)果為AB3 1 0 01 0 0A3B2 1 0 01 0 0A3=B3 A2B1 1 0 01 0 0A3=B3 A2=B2 A1B0 1 0 01 0 0A3=B3 A2=B2 A1=B1 A0B0 0 1 00 1 0A3=B3 A2

57、=B2 A1=B1 A0=B01 0 01 0 01 0 01 0 0A3=B3 A2=B2 A1=B1 A0=B00 1 00 1 00 1 00 1 0A3=B3 A2=B2 A1=B1 A0=B00 0 10 0 10 0 10 0 13A3B2A2B1A1B0A0BA BIA BIA BIA BFA BFA BF 在使用集成數(shù)值比較器進(jìn)行數(shù)值比較時(shí)應(yīng)注意區(qū)在使用集成數(shù)值比較器進(jìn)行數(shù)值比較時(shí)應(yīng)注意區(qū)分是分是TTL集成數(shù)值比較器還是集成數(shù)值比較器還是CMOS集成數(shù)值比集成數(shù)值比較器。對(duì)于較器。對(duì)于TTL集成數(shù)值比較器來(lái)說(shuō)，當(dāng)使用一集成數(shù)值比較器來(lái)說(shuō)，當(dāng)使用一片來(lái)比較片來(lái)比較4位二進(jìn)制數(shù)時(shí)，

58、應(yīng)使級(jí)聯(lián)輸入端的位二進(jìn)制數(shù)時(shí)，應(yīng)使級(jí)聯(lián)輸入端的 接接1， 和和 接接0；多片級(jí)聯(lián)使用時(shí)應(yīng)使低位；多片級(jí)聯(lián)使用時(shí)應(yīng)使低位的的 、 、 分別與高位的分別與高位的 、 、 相連。相連。對(duì)于對(duì)于CMOS集成數(shù)值比較器來(lái)說(shuō)，當(dāng)使用一片來(lái)集成數(shù)值比較器來(lái)說(shuō)，當(dāng)使用一片來(lái)比較比較4位二進(jìn)制數(shù)時(shí)，應(yīng)使級(jí)聯(lián)輸入端的位二進(jìn)制數(shù)時(shí)，應(yīng)使級(jí)聯(lián)輸入端的 和和 接接1， 接接0；多片級(jí)聯(lián)使用時(shí)應(yīng)使低位的；多片級(jí)聯(lián)使用時(shí)應(yīng)使低位的 、 分別與高位的分別與高位的 、 相連。相連。A BIA BIA BIA BFA BFA BFA BIA BIA BIA BIA BIA BIA BFA BFA BIA BI3. 數(shù)值比較器的擴(kuò)

59、展數(shù)值比較器的擴(kuò)展采用串聯(lián)方式構(gòu)成的采用串聯(lián)方式構(gòu)成的8位數(shù)值比較器位數(shù)值比較器 采用并聯(lián)方式構(gòu)成的采用并聯(lián)方式構(gòu)成的16位數(shù)值比較器位數(shù)值比較器 4.4 組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)4.4.1 產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的原因產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的原因1、什么是什么是“競(jìng)爭(zhēng)競(jìng)爭(zhēng)”門電路兩個(gè)輸入門電路兩個(gè)輸入“同時(shí)向同時(shí)向相反的邏輯電平變化相反的邏輯電平變化”，稱存在稱存在“競(jìng)爭(zhēng)競(jìng)爭(zhēng)” 2、什么是什么是“冒險(xiǎn)冒險(xiǎn)”因因“競(jìng)爭(zhēng)競(jìng)爭(zhēng)”而可能在輸出而可能在輸出產(chǎn)生尖峰脈沖的現(xiàn)象，稱產(chǎn)生尖峰脈沖的現(xiàn)象，稱為為“冒險(xiǎn)冒險(xiǎn)”。 在組合邏輯電路中，如果輸入信號(hào)變化前與變化在組合邏輯電路中，如果輸入信號(hào)變化

60、前與變化后穩(wěn)定輸出相同，而在轉(zhuǎn)換瞬間有冒險(xiǎn)，稱為后穩(wěn)定輸出相同，而在轉(zhuǎn)換瞬間有冒險(xiǎn)，稱為靜靜態(tài)冒險(xiǎn)態(tài)冒險(xiǎn)。如果輸出信號(hào)在穩(wěn)態(tài)時(shí)（信號(hào)變換前和。如果輸出信號(hào)在穩(wěn)態(tài)時(shí)（信號(hào)變換前和信號(hào)變化后）為信號(hào)變化后）為0，在轉(zhuǎn)換瞬間出現(xiàn)，在轉(zhuǎn)換瞬間出現(xiàn)1的干擾脈沖，的干擾脈沖，這種靜態(tài)冒險(xiǎn)稱為這種靜態(tài)冒險(xiǎn)稱為靜態(tài)靜態(tài)0冒險(xiǎn)冒險(xiǎn)。如果輸出信號(hào)在穩(wěn)。如果輸出信號(hào)在穩(wěn)態(tài)時(shí)輸出為態(tài)時(shí)輸出為1，在轉(zhuǎn)換瞬間出現(xiàn)，在轉(zhuǎn)換瞬間出現(xiàn)0的干擾脈沖，這的干擾脈沖，這種靜態(tài)冒險(xiǎn)稱為種靜態(tài)冒險(xiǎn)稱為靜態(tài)靜態(tài)1冒險(xiǎn)冒險(xiǎn)。 靜態(tài)冒險(xiǎn)僅僅發(fā)生在輸入信號(hào)變化的瞬間，而在靜態(tài)冒險(xiǎn)僅僅發(fā)生在輸入信號(hào)變化的瞬間，而在輸入穩(wěn)定的情況下不會(huì)發(fā)生靜態(tài)冒險(xiǎn)