1、4.5 組合可編程邏輯器件組合可編程邏輯器件4.5.1 PLD的結(jié)構(gòu)、表示方法及分類(lèi)的結(jié)構(gòu)、表示方法及分類(lèi)4.5.2 組合邏輯電路的組合邏輯電路的PLD實(shí)現(xiàn)實(shí)現(xiàn)4.5 組合可編程邏輯器件組合可編程邏輯器件可編程邏輯器件是一種可以由用戶定義和設(shè)置可編程邏輯器件是一種可以由用戶定義和設(shè)置邏輯功能的器件。該類(lèi)器件具有邏輯功能實(shí)現(xiàn)邏輯功能的器件。該類(lèi)器件具有邏輯功能實(shí)現(xiàn)靈活、集成度高、處理速度快和可靠性高等特點(diǎn)。靈活、集成度高、處理速度快和可靠性高等特點(diǎn)。4.5.1 PLD的結(jié)構(gòu)、表示方法及分類(lèi)的結(jié)構(gòu)、表示方法及分類(lèi)與門(mén)與門(mén)陣列陣列或門(mén)或門(mén)陣列陣列乘積項(xiàng)乘積項(xiàng)和項(xiàng)和項(xiàng)PLD主體主體輸入輸入電路電路輸入

2、信號(hào)輸入信號(hào)互補(bǔ)輸入互補(bǔ)輸入輸出輸出電路電路輸出函數(shù)輸出函數(shù)反饋輸入信號(hào)反饋輸入信號(hào) 可由或陣列經(jīng)三態(tài)門(mén)直接輸出，構(gòu)成組合輸出；可由或陣列經(jīng)三態(tài)門(mén)直接輸出，構(gòu)成組合輸出； 通過(guò)寄存器輸出，構(gòu)成時(shí)序方式輸出通過(guò)寄存器輸出，構(gòu)成時(shí)序方式輸出。1、PLD的基本結(jié)構(gòu)的基本結(jié)構(gòu)輸 出 或門(mén)陣列 與門(mén)陣列 輸 入 B A Y Z (b) 與門(mén)與門(mén)陣列陣列或門(mén)或門(mén)陣列陣列乘積項(xiàng)乘積項(xiàng)和項(xiàng)和項(xiàng)互補(bǔ)互補(bǔ)輸入輸入PLD 的基本電路結(jié)構(gòu)的基本電路結(jié)構(gòu)(如如PAL)2. PLD的的邏輯符號(hào)表示方法邏輯符號(hào)表示方法(1)(1) 連接的方式連接的方式 硬線連接單元硬線連接單元 被編程接通單元被編程接通單元 被被編編程程擦

3、擦除除單單元元 (2)(2)基本門(mén)電路的表示方式基本門(mén)電路的表示方式 L=A+B+C+ D DDDD D A B C 或門(mén)或門(mén)AB C1L DL=A+B+C+DL=ABC與門(mén)與門(mén)A B C DL AB C& L L4 A B A B L3 A B A B L3 A B A B A A A A EN EN 三態(tài)輸出緩沖器三態(tài)輸出緩沖器輸出恒等于輸出恒等于0 0的與門(mén)的與門(mén)輸出為輸出為1 1的與門(mén)的與門(mén) A A A 輸入緩沖器輸入緩沖器(3) (3) 編程連接技術(shù)編程連接技術(shù) ( (雙極型雙極型PLD PLD 一次編程一次編程) ) A L B C D L VCC A B C D 熔絲熔絲

4、 PLD表示的與門(mén)表示的與門(mén)熔絲工藝的與門(mén)原理圖熔絲工藝的與門(mén)原理圖VCC+(5V) R 3kW L D1 D2 D3 A B C 高電平高電平A、B、C有一個(gè)輸入低電平有一個(gè)輸入低電平0VA、B、C三個(gè)都輸入高電平三個(gè)都輸入高電平+5V5V0V5V低電平低電平 L VCC A B C D 5V5V5VL=ABC L T1 T2 T3 T4 A B C D VCC 連接連接連接連接連接連接斷開(kāi)斷開(kāi)A、B、C 中有一個(gè)為中有一個(gè)為0A、B、C 都為都為1輸出為輸出為0；輸出為輸出為1。L=AC斷開(kāi)斷開(kāi)連接連接連接連接斷開(kāi)斷開(kāi)L=ABCXX器件的開(kāi)關(guān)狀態(tài)不同器件的開(kāi)關(guān)狀態(tài)不同, 電路實(shí)現(xiàn)邏輯函數(shù)也

5、就不同電路實(shí)現(xiàn)邏輯函數(shù)也就不同1 0 11 1 1CMOS PLD (CMOS PLD (可擦除編程可擦除編程) )(4) (4) 浮浮柵柵MOS管開(kāi)關(guān)管開(kāi)關(guān)用不同的浮柵用不同的浮柵MOS管連接的管連接的PLD，編程信息的擦除方法，編程信息的擦除方法也不同。也不同。SIMOS管連接的管連接的PLD，采用紫外光照射擦除；，采用紫外光照射擦除；Flotox MOS管和快閃疊柵管和快閃疊柵MOS管，采用電擦除方法。管，采用電擦除方法。浮浮柵柵MOS管管疊柵注入疊柵注入MOS(SIMOS)管管浮柵隧道氧化層浮柵隧道氧化層MOS(Flotox MOS)管管快閃快閃(Flash)疊柵疊柵MOS管管 當(dāng)浮柵

6、上帶有負(fù)電荷時(shí)，使得當(dāng)浮柵上帶有負(fù)電荷時(shí)，使得MOS管的開(kāi)啟電壓變高，如管的開(kāi)啟電壓變高，如果給控制柵加上果給控制柵加上VT1控制電壓，控制電壓，MOS管仍處于截止?fàn)顟B(tài)。管仍處于截止?fàn)顟B(tài)。若要擦除，可用若要擦除，可用紫外線或紫外線或X射線，距管子射線，距管子2厘米處照射厘米處照射15-20分鐘。分鐘。 當(dāng)浮柵上沒(méi)有電荷時(shí)，給控制柵加上大于當(dāng)浮柵上沒(méi)有電荷時(shí)，給控制柵加上大于VT1的控制電壓的控制電壓 ，MOS管導(dǎo)通。管導(dǎo)通。*a.疊柵注入疊柵注入MOS(SIMOS)管管 25V25VGND5V5VGND iD VT1 VT2 vGS 浮柵無(wú)電子 O 編程前 iD VT1 VT2 vGS 浮柵無(wú)

7、電子 浮柵有電子 O 編程前 編程后 5V5VGND5V5VGND導(dǎo)通導(dǎo)通截止截止 L T1 T2 T3 T4 A B C D VCC L=BC連接連接連接連接斷開(kāi)斷開(kāi)斷開(kāi)斷開(kāi)連接連接連接連接斷開(kāi)斷開(kāi)斷開(kāi)斷開(kāi)1 1 1 1浮柵延長(zhǎng)區(qū)與漏區(qū)浮柵延長(zhǎng)區(qū)與漏區(qū)N+之間的之間的交疊處有一個(gè)厚度約為交疊處有一個(gè)厚度約為80A (埃埃)的薄絕緣層的薄絕緣層遂道區(qū)。遂道區(qū)。當(dāng)遂道區(qū)的電場(chǎng)強(qiáng)度大到一當(dāng)遂道區(qū)的電場(chǎng)強(qiáng)度大到一定程度，使漏區(qū)與浮柵間出定程度，使漏區(qū)與浮柵間出現(xiàn)導(dǎo)電遂道，形成電流將浮現(xiàn)導(dǎo)電遂道，形成電流將浮柵電荷泄放掉。柵電荷泄放掉。遂道遂道MOS管管是用電擦除的，是用電擦除的，擦除速度快。擦除速度

8、快。 N+ N+ 隧隧道道 P P型型襯襯底底 源源極極s s 控控制制柵柵g gc c 漏漏極極d d 浮浮柵柵d s gc gf *b.浮柵隧道氧化層浮柵隧道氧化層MOS(Flotox MOS)管管 結(jié)構(gòu)特點(diǎn)結(jié)構(gòu)特點(diǎn): : 1.閃速存儲(chǔ)器存儲(chǔ)單元閃速存儲(chǔ)器存儲(chǔ)單元MOS管的源極管的源極N+區(qū)大于漏極區(qū)大于漏極N+區(qū)，而區(qū)，而SIMOS管的源極管的源極N+區(qū)和漏極區(qū)和漏極N+區(qū)是對(duì)稱(chēng)的；區(qū)是對(duì)稱(chēng)的； 2. 浮柵到浮柵到P型襯底間的氧化型襯底間的氧化絕緣層比絕緣層比SIMOS管的更薄。管的更薄。特點(diǎn)：結(jié)構(gòu)簡(jiǎn)單、集成度高、特點(diǎn)：結(jié)構(gòu)簡(jiǎn)單、集成度高、編程可靠、擦除快捷。編程可靠、擦除快捷。 N+

9、N+ P P 型襯底型襯底 源極源極s s 控制柵控制柵 g gc c 漏極漏極d d 浮柵浮柵d s gc gf 3.PLD的分類(lèi)的分類(lèi)PROMPLAPALGAL低密度可編程邏輯器件低密度可編程邏輯器件（LDPLD）EPLDCPLDFPGA高密度可編程邏輯器件高密度可編程邏輯器件（HDPLD）可編程邏輯器件可編程邏輯器件（PLD）按集成密度劃分為按集成密度劃分為2、按結(jié)構(gòu)特點(diǎn)劃分、按結(jié)構(gòu)特點(diǎn)劃分n簡(jiǎn)單簡(jiǎn)單PLD (PAL，GAL)n復(fù)雜的可編程器件復(fù)雜的可編程器件(CPLD) :CPLD的代表芯片如：的代表芯片如：Altera的的MAX系列系列n現(xiàn)場(chǎng)可編程門(mén)陣列現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA):

10、如如Xilinx的的SPARTAN 系列系列PLD中的三種與、或陣列中的三種與、或陣列 與與陣陣列列 B A L1 L0 可可編編程程 或或陣陣列列 固固定定 與陣列、或陣列與陣列、或陣列均可編程均可編程(PLA)與陣列固定，或陣與陣列固定，或陣列可編程列可編程(PROM)與陣列可編程，或與陣列可編程，或陣列固定陣列固定(PAL和和GAL等等) 與陣列與陣列 B A L1 L0 可編程可編程 或陣列或陣列 可編程可編程 與與陣陣列列 B A L1 L0 或或陣陣列列 可可編編程程 固固定定 按按PLD中的與、或陣列是否編程分中的與、或陣列是否編程分4.5.2 組合邏輯電路的組合邏輯電路的 PLD 實(shí)現(xiàn)實(shí)現(xiàn) 例例1 1 由由PAL構(gòu)成的邏輯電路如圖所構(gòu)成的邏輯電路如圖所示，試寫(xiě)出該電路的邏輯表達(dá)式，示，試寫(xiě)出該電路的邏輯表達(dá)式，并確定其邏輯功能并確定其邏輯功能。寫(xiě)出該電路的邏輯表達(dá)式：寫(xiě)出該電路的邏輯表達(dá)式： Bn An Sn Cn+1 Cn Bn An Sn Cn+1 Cn AnBnCnAnBnAnCnBnCn全加器全加器AnBnCnAnBnCnAnBnCnnnnnnnnnnnnnnnnnnnnnCBCABACCBACB