1、集成邏輯門常用MSI組合邏輯模塊組合型可編程邏輯器件組合邏輯電路分析組合邏輯電路設(shè)計(jì)組合邏輯電路的VHDL描述組合邏輯電路中的險(xiǎn)象第2章 組合邏輯電路分析與設(shè)計(jì)主要內(nèi)容1數(shù)字設(shè)計(jì)第2章2.1 集成邏輯門數(shù)字集成電路的集成度分類三類典型的數(shù)字集成電路 TTL、CMOS、ECL2數(shù)字設(shè)計(jì)第2章一、集成邏輯門系列1. CMOS邏輯門最簡(jiǎn)單的集成邏輯門CMOS非門3數(shù)字設(shè)計(jì)第2章CMOS與非門和或非門4數(shù)字設(shè)計(jì)第2章CMOS邏輯系列4000系列74HC系列74HCT系列 CMOS邏輯電路的特點(diǎn)邏輯擺幅大，電路抗干擾能力強(qiáng)。 靜態(tài)功耗低。 輸入阻抗極大，驅(qū)動(dòng)同類型邏輯門的能力強(qiáng)。容易因靜電感應(yīng)造成器件擊

2、穿而損壞。CMOS集成電路使用注意事項(xiàng)器件防靜電包裝人員和設(shè)備良好接地正確處理不用的輸入端。 5數(shù)字設(shè)計(jì)第2章2. TTL邏輯門74民品系列、54軍品系列74系列中的子系列74系列的發(fā)展和演變TTL與CMOS的比較電源電壓：典型TTL（5V），CMOS（318V）輸出高電平：TTL（3.6V），CMOS（VDD0.1）邏輯擺幅和抗干擾能力：CMOS更好靜態(tài)功耗：CMOS的靜態(tài)功耗很低6數(shù)字設(shè)計(jì)第2章3. ECL邏輯門高速邏輯電路系列特點(diǎn)ECL的基本邏輯門是“或/或非門” 早期ECL電路使用的單一負(fù)電源供電，輸出低電平為，高電平為，該電平與TTL和CMOS器件的邏輯電平不兼容。新型ECL電路既可

3、以采用、也可以采用供電，方便了不同系列邏輯器件的互聯(lián)。 強(qiáng)調(diào)高速度的ECL系列存在高功耗的缺點(diǎn)。 ECL邏輯門的“或”輸出端具有“線與”功能、“或非”輸出端具有“線或”功能 7數(shù)字設(shè)計(jì)第2章二、集成邏輯門的主要電氣指標(biāo) 1. 邏輯電平電壓傳輸特性輸入低電平VIL 關(guān)門電平VOFF 輸入高電平VIH 開門電平VON 輸出低電平VOL 輸出高電平VOH 8數(shù)字設(shè)計(jì)第2章2. 噪聲容限低電平輸入時(shí)的噪聲容限VNL =VOFFVOLMAX 高電平輸入時(shí)的噪聲容限VNH =VOHMINVON (a) (b) (c)圖25 輸入、輸出電平和噪聲容限示意圖(a) 一般關(guān)系； (b) 典型TTL； (c) 典

4、型CMOS9數(shù)字設(shè)計(jì)第2章3. 輸出驅(qū)動(dòng)能力高電平輸出電流IOH 低電平輸出電流IOL 扇出系數(shù)NO邏輯電路在正常工作條件下，一個(gè)輸出端可以同時(shí)驅(qū)動(dòng)同系列邏輯電路輸入端數(shù)目的最大值。 4. 功耗 ：邏輯電路消耗的電源功率 靜態(tài)功耗：電路的輸出狀態(tài)不變時(shí)的功率損耗。動(dòng)態(tài)功耗：電路狀態(tài)變化時(shí)產(chǎn)生的功耗。低速電路的功耗以靜態(tài)功耗為主；高速電路的功耗以動(dòng)態(tài)功耗為主。10數(shù)字設(shè)計(jì)第2章5. 時(shí)延時(shí)延tpd ，就是從輸入信號(hào)達(dá)到電路輸入端，到相應(yīng)的輸出信號(hào)出現(xiàn)在電路輸出端之間所需要的時(shí)間。 上升時(shí)延tpLH 下降時(shí)延tpHL 平均時(shí)延tpd 11數(shù)字設(shè)計(jì)第2章6不同系列邏輯門的性能比較12數(shù)字設(shè)計(jì)第2章三

5、、邏輯電路的其它輸入、輸出結(jié)構(gòu) 1. 施密特觸發(fā)器輸入 典型邏輯門對(duì)輸入電壓在閾值電壓附近的波動(dòng)敏感，容易造成輸出錯(cuò)誤。施密特觸發(fā)器輸入結(jié)構(gòu)采用兩個(gè)不同的閾值電壓來(lái)克服輸入電壓的波動(dòng) 。13數(shù)字設(shè)計(jì)第2章2. 三態(tài)輸出結(jié)構(gòu)三態(tài)輸出：邏輯電路的輸出端不僅可以輸出0和1，還可以呈現(xiàn)高阻抗?fàn)顟B(tài)。 具有三態(tài)輸出結(jié)構(gòu)的非門的邏輯符號(hào)和真值表。三態(tài)輸出是一種獨(dú)立于電路邏輯功能的輸出結(jié)構(gòu)，不同邏輯功能的電路，可以根據(jù)需要設(shè)置三態(tài)輸出端。 14數(shù)字設(shè)計(jì)第2章三態(tài)總線將多個(gè)三態(tài)輸出端接在一起就構(gòu)成了三態(tài)總線。 三態(tài)門還能用于實(shí)現(xiàn)數(shù)據(jù)的雙向傳輸。 15數(shù)字設(shè)計(jì)第2章3. 漏極（集電極）開路輸出結(jié)構(gòu) 使用漏極開路門

6、時(shí)，必須在輸出端Z外接一個(gè)負(fù)載電阻RL，上拉到一個(gè)正電源VCC。改變上拉電源，可以改變輸出電平，使之適用于邏輯電平不同的器件系列的互聯(lián)。多個(gè)漏極開路邏輯門的輸出端可以直接連在一起，實(shí)現(xiàn)所謂的“線與邏輯”。16數(shù)字設(shè)計(jì)第2章4. CMOS模擬信號(hào)傳輸門結(jié)構(gòu) 當(dāng)使能信號(hào)EN=1時(shí)，MOS管導(dǎo)通，A、B之間呈現(xiàn)低阻通道,模擬信號(hào)（或數(shù)字信號(hào)）可以沿任意方向傳輸（AB或BA）。當(dāng)使能信號(hào)EN=0時(shí)，MOS管截止，溝道消失，A、B之間只有極低的漏電流，相當(dāng)于開關(guān)斷開。17數(shù)字設(shè)計(jì)第2章一、加法器 加法器是用于實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)加法運(yùn)算的電路。加法器分類：不考慮低位進(jìn)位的2個(gè)一位二進(jìn)制數(shù)相加的半加器考慮低位

7、進(jìn)位的2個(gè)一位二進(jìn)制數(shù)相加的全加器實(shí)現(xiàn)2個(gè)多位二進(jìn)制數(shù)相加的加法器實(shí)現(xiàn)兩個(gè)十進(jìn)制數(shù)相加的BCD碼加法器帶符號(hào)數(shù)加法器等。 2.2 常用MSI組合邏輯模塊 18數(shù)字設(shè)計(jì)第2章1. 半加器 實(shí)現(xiàn)兩個(gè)1位二進(jìn)制數(shù)相加的電路稱為半加器 19數(shù)字設(shè)計(jì)第2章2. 全加器 帶有低位進(jìn)位輸入的一位加法器 20數(shù)字設(shè)計(jì)第2章3串行加法器 串行加法器：將n個(gè)一位全加器級(jí)聯(lián)，得到兩個(gè)n位二進(jìn)制數(shù)的加法電路。串行加法器時(shí)延較大，電路的工作速度較慢。 21數(shù)字設(shè)計(jì)第2章4先行進(jìn)位4位二進(jìn)制全加器7483/283 22數(shù)字設(shè)計(jì)第2章7483/283的級(jí)聯(lián)擴(kuò)展 23數(shù)字設(shè)計(jì)第2章二、比較器 數(shù)值比較器用于比較兩個(gè)數(shù)的大小，

8、并給出“大于”、“等于”和“小于”三種比較結(jié)果。 兩個(gè)多位二進(jìn)制數(shù)比較大小的方法：從高位開始，逐位比較。高位不同，結(jié)果立現(xiàn)。 高位相等，比較結(jié)果由低位的比較結(jié)果決定。 當(dāng)各位都對(duì)應(yīng)相等時(shí)，則兩個(gè)數(shù)完全相等。比較器分類： 半比較器：只能比較2個(gè)一位二進(jìn)制數(shù)的比較器。全比較器：比較2個(gè)一位二進(jìn)制數(shù)。當(dāng)它們相等時(shí)，全比較器的比較結(jié)果由低位送來(lái)的比較結(jié)果決定。24數(shù)字設(shè)計(jì)第2章1. 4位二進(jìn)制數(shù)比較器7485 7485是采用并行比較結(jié)構(gòu)的4位二進(jìn)制數(shù)比較器25數(shù)字設(shè)計(jì)第2章功能表用于描述芯片功能。26數(shù)字設(shè)計(jì)第2章27485的級(jí)聯(lián)擴(kuò)展 7485的三個(gè)級(jí)聯(lián)輸入端用于連接低位芯片的三個(gè)比較輸出端，實(shí)現(xiàn)比較

9、位數(shù)的擴(kuò)展。 27數(shù)字設(shè)計(jì)第2章三、編碼器 編碼：將一組字符或信號(hào)用二進(jìn)制代碼加以表示。 編碼器：實(shí)現(xiàn)編碼的數(shù)字電路，對(duì)于每一個(gè)有效的輸入信號(hào)，編碼器輸出與之對(duì)應(yīng)的一組二進(jìn)制代碼。 編碼器分類： 2n線n線編碼器（二進(jìn)制編碼器）BCD碼編碼器（十進(jìn)制編碼器）28數(shù)字設(shè)計(jì)第2章1. 2n線n線編碼器 以基本的8線3線編碼器為例存在問(wèn)題：沒有鍵被按下（即編碼輸入全為0）時(shí)，編碼輸出為“000”，無(wú)法與I01的編碼輸入相區(qū)別。若同時(shí)有多個(gè)鍵被按下（即有多個(gè)編碼輸入端同時(shí)為1），編碼輸出將出現(xiàn)混亂。 輸出函數(shù)表達(dá)式29數(shù)字設(shè)計(jì)第2章28線3線優(yōu)先編碼器74148 優(yōu)先編碼器:當(dāng)多個(gè)編碼輸入信號(hào)同時(shí)有效

10、時(shí)，編碼器僅對(duì)其中優(yōu)先級(jí)最高的信號(hào)進(jìn)行編碼。低電平有效：就是信號(hào)有效時(shí)為低電平。30數(shù)字設(shè)計(jì)第2章會(huì)看MSI的功能表編碼輸入編碼輸出使能輸入使能輸出組選擇輸出31數(shù)字設(shè)計(jì)第2章74148的級(jí)聯(lián)擴(kuò)展3BCD碼編碼器 圖222可以用于實(shí)現(xiàn)各種BCD碼編碼器。32數(shù)字設(shè)計(jì)第2章四、譯碼器 譯碼器執(zhí)行與編碼器相反的操作。譯碼器分類： 全譯碼器：譯碼器輸入的n位二進(jìn)制代碼有2n種不同的取值，稱為2n種不同的編碼值。若將每種編碼分別譯出，則譯碼器有個(gè)2n譯碼輸出端，這種譯碼器稱為全譯碼器。部分譯碼器：若譯碼器輸入的編碼是一位BCD碼，則不是輸入取值的所有組合都有意義，此時(shí)只需要與輸入BCD碼相對(duì)應(yīng)的十個(gè)譯

11、碼輸出端，這種譯碼器稱為部分譯碼器。33數(shù)字設(shè)計(jì)第2章13線8線譯碼器74138 74138是3位自然二進(jìn)制編碼的全譯碼器。使能輸入：只有當(dāng) 時(shí)，該譯碼器才使能。74138的譯碼輸出信號(hào)低電平有效。 74138輸出了編碼輸入變量的所有最大項(xiàng)。 34數(shù)字設(shè)計(jì)第2章24線16線譯碼器74154和BCD碼譯碼器 74154是輸出低電平有效的4線16線全譯碼器。利用74154可以實(shí)現(xiàn)各種BCD碼譯碼器。35數(shù)字設(shè)計(jì)第2章3七段顯示譯碼器 LED七段顯示器通過(guò)七個(gè)發(fā)光段的亮滅組合，實(shí)現(xiàn)十進(jìn)制字符09的顯示，各段按ag命名。共陰極七段顯示器的段驅(qū)動(dòng)為高電平有效，共陽(yáng)極七段顯示器的段驅(qū)動(dòng)是低電平有效。36數(shù)

12、字設(shè)計(jì)第2章七段顯示譯碼器7448功能：將8421BCD碼變換為七段顯示碼，輸出高電平有效。37數(shù)字設(shè)計(jì)第2章38數(shù)字設(shè)計(jì)第2章7448的四種工作模式：字符顯示、滅燈、滅0和試燈。字符顯示模式（功能表第一列為015對(duì)應(yīng)的16行）顯示16種字符，其中輸入為00001001時(shí)輸出8421BCD碼對(duì)應(yīng)的字符09；輸入10101111時(shí)輸出特殊字符。滅燈模式就是強(qiáng)行熄滅所有LED。滅0模式用于多位顯示時(shí)關(guān)閉有效位之外多余的0的顯示。試燈模式檢驗(yàn)LED是否正常，各段全亮，與數(shù)據(jù)輸入無(wú)關(guān)。利用 實(shí)現(xiàn)多位十進(jìn)制數(shù)碼顯示器中熄滅多余0的電路 39數(shù)字設(shè)計(jì)第2章4譯碼器的擴(kuò)展和應(yīng)用 譯碼器的擴(kuò)展譯碼器用于計(jì)算機(jī)

13、中的地址譯碼40數(shù)字設(shè)計(jì)第2章五、數(shù)據(jù)選擇器和數(shù)據(jù)分配器數(shù)據(jù)選擇器用于從多路輸入信號(hào)中選擇一路信號(hào)輸出。數(shù)據(jù)分配器用于將一路輸入信號(hào)分配到不同的輸出通道。 41數(shù)字設(shè)計(jì)第2章18選1數(shù)據(jù)選擇器74151 42數(shù)字設(shè)計(jì)第2章2數(shù)據(jù)選擇器的擴(kuò)展 3數(shù)據(jù)分配器 43數(shù)字設(shè)計(jì)第2章44數(shù)字設(shè)計(jì)第2章可編程邏輯器件中集成了大量的邏輯門、連線、記憶單元等電路資源，這些電路資源的使用由用戶通過(guò)計(jì)算機(jī)編程方式加以確定。本節(jié)介紹PLD的基本結(jié)構(gòu)和表示方法，以及PLD在組合邏輯電路中的簡(jiǎn)單應(yīng)用。2.3 組合型可編程邏輯器件45數(shù)字設(shè)計(jì)第2章一、 PLD的一般結(jié)構(gòu)與電路畫法 PLD的基本結(jié)構(gòu)中，包括輸入輸出緩沖電路

14、、與陣列和或陣列。與或陣列是其主體，任何邏輯函數(shù)都可以寫成與或表達(dá)式的形式，通過(guò)與或陣列實(shí)現(xiàn)函數(shù)功能。 46數(shù)字設(shè)計(jì)第2章1PLD中連接的表示方法 47數(shù)字設(shè)計(jì)第2章2基本邏輯門的PLD表示法 48數(shù)字設(shè)計(jì)第2章3與或陣列圖PLD中的與門被組織成與陣列結(jié)構(gòu)，或門被組織成或陣列結(jié)構(gòu)，與門輸出的乘積項(xiàng)在或陣列中求和。圖238是一個(gè)用與或陣列表示的電路圖，與陣列是固定的，四個(gè)與門實(shí)現(xiàn)了A、B兩個(gè)變量的四個(gè)最小項(xiàng)；或陣列是可以編程的。函數(shù)F1和F2的表達(dá)式為 49數(shù)字設(shè)計(jì)第2章二、 組合型PLD PLD的分類：可編程只讀存儲(chǔ)器（PROM） 可編程邏輯陣列（PLA） 可編程陣列邏輯（PAL） 通用陣列邏

15、輯（GAL） 復(fù)雜可編程邏輯器件（CPLD） 現(xiàn)場(chǎng)可編程門陣列（FPGA） 簡(jiǎn)單PLD（SPCD）復(fù)雜PLD50數(shù)字設(shè)計(jì)第2章只讀存儲(chǔ)器（ROM）是計(jì)算機(jī)中用于存儲(chǔ)確定信息的存儲(chǔ)器。其中的數(shù)據(jù)由ROM生產(chǎn)廠家在制造ROM時(shí)“寫入”，出廠后，用戶無(wú)法修改。ROM中的數(shù)據(jù)通常按字節(jié)（8比特）尋址，每個(gè)地址對(duì)應(yīng)一字節(jié)數(shù)據(jù)。 1可編程只讀存儲(chǔ)器PROM和EPROM 51數(shù)字設(shè)計(jì)第2章從邏輯函數(shù)發(fā)生器的角度來(lái)看，ROM的地址譯碼器可以實(shí)現(xiàn)n個(gè)輸入變量An-1A0的全部2n個(gè)最小項(xiàng)，其地址譯碼器就是固定連接的與陣列。數(shù)據(jù)輸出線Di的函數(shù)表達(dá)式為 從實(shí)現(xiàn)邏輯函數(shù)的角度來(lái)看，存儲(chǔ)矩陣的結(jié)構(gòu)就像多輸出函數(shù)的真值

16、表，存儲(chǔ)矩陣中的每一列的取值就是多輸出函數(shù)的真值表中各函數(shù)的取值。存儲(chǔ)矩陣就是一個(gè)連接關(guān)系可以編程的或陣列。該ROM可以等效為一個(gè)與或陣列，可以實(shí)現(xiàn)8個(gè)n變量的邏輯函數(shù)。 可編程ROM可以分為：熔絲型PROM、EPROM、EEPROM。52數(shù)字設(shè)計(jì)第2章PROM結(jié)構(gòu)的缺點(diǎn)：采用固定的與陣列和可編程的或陣列，當(dāng)輸入變量個(gè)數(shù)增加時(shí)，與陣列的規(guī)模成倍增加，這種結(jié)構(gòu)限制了PROM作為函數(shù)發(fā)生器的應(yīng)用。 可編程邏輯陣列PLA：采用與、或陣列都可編程的結(jié)構(gòu)，使乘積項(xiàng)不必是最小項(xiàng)，從而為實(shí)現(xiàn)邏輯函數(shù)提供了較大的靈活性。 PLA的問(wèn)題：由于器件制造中的困難和相關(guān)應(yīng)用軟件的開發(fā)沒有跟上，PLA很快被隨后出現(xiàn)的P

17、AL取代。 2可編程邏輯陣列PLA 53數(shù)字設(shè)計(jì)第2章PAL中與或陣列的特點(diǎn)：與陣列可編程、或陣列固定。PAL16L8：輸入、輸出：10個(gè)專用輸入端，2個(gè)專用三態(tài)輸出端和6個(gè)輸入/三態(tài)輸出（I/O）端。與陣列：可編程與陣列包括64個(gè)與門，每個(gè)與門有32個(gè)輸入端?；蜿嚵校夯蜿嚵邪?個(gè)7輸入或門，這些或門和與門的連接關(guān)系是固定的，可以同時(shí)實(shí)現(xiàn)8個(gè)輸出邏輯函數(shù)。輸出由三態(tài)非門控制。函數(shù)形式：用PAL16L8實(shí)現(xiàn)的邏輯函數(shù)的基本表達(dá)式是與或非式。3可編程陣列邏輯PAL 54數(shù)字設(shè)計(jì)第2章55數(shù)字設(shè)計(jì)第2章用PAL16L8實(shí)現(xiàn)8421BCD碼余3循環(huán)碼的轉(zhuǎn)換電路4通用陣列邏輯GALGAL在芯片中增加了

18、存儲(chǔ)元件，并采用輸出邏輯宏單元OLMC結(jié)構(gòu)，改善了內(nèi)部資源使用的靈活性，成為低密度可編程邏輯器件的首選。GAL的原理與應(yīng)用在第4章介紹。56數(shù)字設(shè)計(jì)第2章組合電路的分析，就是分析組合電路輸入變量和輸出變量的取值關(guān)系和函數(shù)關(guān)系，進(jìn)而確定電路的功能。 一、基本分析方法（步驟） 據(jù)給定的組合電路，寫出輸出函數(shù)表達(dá)式據(jù)表達(dá)式，列出真值表 說(shuō)明電路的邏輯功能2.4 組合邏輯電路分析57數(shù)字設(shè)計(jì)第2章 例21 分析圖241所示電路。 解：表達(dá)式為 真值表如上所示。 邏輯功能：少數(shù)服從多數(shù)的三人表決電路。58數(shù)字設(shè)計(jì)第2章二、分析實(shí)例 例22 分析圖241所示電路。邏輯功能：一位全加器。 其中，J是進(jìn)位輸出

19、，S是本位和輸出。解：表達(dá)式為59數(shù)字設(shè)計(jì)第2章 例23 分析圖243所示電路，已知輸入信號(hào)B3B2B1B0是5421BCD碼。解：由真值表可以看出，該電路實(shí)現(xiàn)了5421碼到8421碼的轉(zhuǎn)換。 60數(shù)字設(shè)計(jì)第2章組合邏輯電路設(shè)計(jì)就是根據(jù)功能要求設(shè)計(jì)相應(yīng)的邏輯電路。設(shè)計(jì)的基本要求是功能正確，電路盡可能簡(jiǎn)化。 一、基本設(shè)計(jì)方法（步驟） 據(jù)功能要求，確定輸入、輸出變量，列出相應(yīng)的真值表。 據(jù)設(shè)計(jì)要求，采用適當(dāng)?shù)幕?jiǎn)方法求出與所要求的邏輯門相適應(yīng)的輸出函數(shù)的最簡(jiǎn)表達(dá)式。 畫出與最簡(jiǎn)表達(dá)式相對(duì)應(yīng)的邏輯電路圖。2.5 組合邏輯電路設(shè)計(jì)61數(shù)字設(shè)計(jì)第2章 組合電路的設(shè)計(jì)方法：（1）邏輯抽象； 確定輸入、 輸

20、出變量； 定義邏輯狀態(tài)的含義； 根據(jù)給輸出與輸入之間的邏輯關(guān)系列真 值表。 （2）根據(jù)真值表寫出邏輯函數(shù)表達(dá)式；（3）選定器件的類型；（4）將邏輯函數(shù)化簡(jiǎn)或變換成適當(dāng)?shù)男问?；?）畫出邏輯電路圖。 62數(shù)字設(shè)計(jì)第2章 例24 設(shè)計(jì)一個(gè)組合電路，該電路能夠判斷一位BCD碼是否8421碼。若是8421碼，則當(dāng)該碼能被4或5整除時(shí)，輸出有所指示。要求分別用與非門、或非門、與或非門實(shí)現(xiàn)該電路（允許反變量輸入）。解： 定義輸入、輸出變量，列出真值表 用輸入變量ABCD的取值表示一位8421BCD碼，定義輸出變量F11表示輸入的是8421碼，F(xiàn)21表示輸入8421碼可以被4或5整除。 列出真值表。63數(shù)字

21、設(shè)計(jì)第2章 用卡諾圖化簡(jiǎn)法求最簡(jiǎn)式： 用與非門實(shí)現(xiàn)時(shí)，應(yīng)圈1得最簡(jiǎn)與或式，再轉(zhuǎn)換為最簡(jiǎn)與非式。 用或非門實(shí)現(xiàn)時(shí)，應(yīng)圈0得最簡(jiǎn)或與式，再轉(zhuǎn)換為最簡(jiǎn)或非式。 用與或非門實(shí)現(xiàn)時(shí)，應(yīng)圈0得最簡(jiǎn)或與式，再轉(zhuǎn)換為最簡(jiǎn)與或非式。 64數(shù)字設(shè)計(jì)第2章 輸出函數(shù)的最簡(jiǎn)與或式和最簡(jiǎn)與非式為 輸出函數(shù)的最簡(jiǎn)或與式、最簡(jiǎn)或非式和最簡(jiǎn)與或非式為 65數(shù)字設(shè)計(jì)第2章 畫出實(shí)現(xiàn)該邏輯功能的三種不同門電路形式。66數(shù)字設(shè)計(jì)第2章二、設(shè)計(jì)實(shí)例（基于MSI的組合電路設(shè)計(jì)） 例25 試用4位全加器7483實(shí)現(xiàn)5421BCD碼到8421BCD碼的轉(zhuǎn)換。 解： 67數(shù)字設(shè)計(jì)第2章 例26 試用4位全加器芯片7483實(shí)現(xiàn)一位8421BC

22、D碼加法器。 解：兩個(gè)一位十進(jìn)制數(shù)相加時(shí)，和的取值范圍是018，將該范圍內(nèi)二進(jìn)制數(shù)和8421BCD碼的取值列表，尋找將二進(jìn)制結(jié)果轉(zhuǎn)換為8421BCD碼的規(guī)律。 68數(shù)字設(shè)計(jì)第2章 N109時(shí)，二進(jìn)制數(shù)與8421碼相同 N1010時(shí)，8421碼比相應(yīng)的二進(jìn)制數(shù)大6。 判斷N1010的電路就用表中的DC。 當(dāng)C4=1時(shí)，或S3=1且S2和S1中至少有一個(gè)為1時(shí)，DC=1。 DC的表達(dá)式為69數(shù)字設(shè)計(jì)第2章 由真值表直接寫出輸出函數(shù)的最小項(xiàng)表達(dá)式。并變換為與74138低電平有效的輸出端相符的形式。 畫出電路圖 例27 試用3線8線譯碼器74138實(shí)現(xiàn)一位二進(jìn)制全減器。 解：一位二進(jìn)制數(shù)全減器就是兩個(gè)

23、一位二進(jìn)制數(shù)的帶借位的減法運(yùn)算。 定義變量：設(shè)被減數(shù)、減數(shù)和低位的借位輸入分別為X、Y、Bi，運(yùn)算結(jié)果為本位的差D和向高位的借位輸出Bo 列出真值表70數(shù)字設(shè)計(jì)第2章 例28 試用輸出高電平有效的3線8線譯碼器實(shí)現(xiàn)邏輯函數(shù) 解：輸出高電平有效的譯碼器的輸出函數(shù)就是輸入變量的最小項(xiàng)。 直接實(shí)現(xiàn)該最小項(xiàng)表達(dá)式需要外接一個(gè)6輸入的或門。 對(duì)函數(shù)表達(dá)式稍加變換，就可以使電路更簡(jiǎn)單，如圖249所示。 71數(shù)字設(shè)計(jì)第2章例29 試用8選1數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù) 解：首先將函數(shù)F寫成最小項(xiàng)表達(dá)式的變量形式，然后從四個(gè)自變量中選擇三個(gè)作為MUX的地址變量（本例選ABC），并將表達(dá)式寫成MUX輸出函數(shù)表達(dá)式形式

24、。 當(dāng)MUX的地址變量A2A1A0=ABC時(shí)，輸入數(shù)據(jù)端 72數(shù)字設(shè)計(jì)第2章例210 試用4選1數(shù)據(jù)選擇器實(shí)現(xiàn)例29中的邏輯函數(shù)。解：選AB作為MUX的地址變量，按AB兩個(gè)變量的最小項(xiàng)形式變換函數(shù)F的表達(dá)式 當(dāng)4選1 MUX的地址變量A1A0=AB時(shí)，MUX的數(shù)據(jù)輸入端實(shí)現(xiàn)D0和D2需要附加兩個(gè)與門。73數(shù)字設(shè)計(jì)第2章例211 試用8選1數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù) 解：采用降維卡諾圖法 選擇MUX的地址變量A2A1A0=BCD，將BCD作為卡諾圖中的一組變量，函數(shù)F中的其它變量作為另一組變量，畫出降維卡諾圖。 74數(shù)字設(shè)計(jì)第2章 數(shù)字電路的描述方法 真值表、表達(dá)式、電路圖。 硬件描述語(yǔ)言：VHDL

25、、Verilog HDL等。 一、VHDL源程序的基本結(jié)構(gòu) VHDL源程序5個(gè)組成部分：實(shí)體說(shuō)明、結(jié)構(gòu)體、庫(kù)、程序包和配置。 實(shí)體說(shuō)明和結(jié)構(gòu)體組成設(shè)計(jì)實(shí)體，簡(jiǎn)稱實(shí)體。 通常，將實(shí)體理解為一個(gè)邏輯模塊，實(shí)體說(shuō)明用來(lái)描述該模塊的端口。結(jié)構(gòu)體用來(lái)描述該模塊的內(nèi)部功能。2.6 組合邏輯電路的VHDL描述75數(shù)字設(shè)計(jì)第2章 實(shí)體說(shuō)明 實(shí)體說(shuō)明用于描述邏輯模塊的輸入/輸出信號(hào)，其語(yǔ)法如下：例212 用實(shí)體說(shuō)明語(yǔ)句描述2輸入與非門的輸入輸出端口。 76數(shù)字設(shè)計(jì)第2章 端口說(shuō)明 語(yǔ)句格式：port （端口名： 端口模式 數(shù)據(jù)類型；.）； 端口模式指端口的數(shù)據(jù)傳輸方向，共有以下4種：in：輸入端口，該引腳接收外

26、部信號(hào)out：輸出端口，該引腳向外輸出信號(hào)inout：雙向端口，可以雙向傳輸信號(hào)buffer：緩沖端口，工作于緩沖模式 數(shù)據(jù)類型是端口信號(hào)的取值類型，VHDL有著豐富的數(shù)據(jù)類型。工業(yè)標(biāo)準(zhǔn)邏輯型是最常用的數(shù)據(jù)類型，該類型的數(shù)據(jù)有 0、1、X（未知）、Z（高阻）等9種取值。 類屬說(shuō)明：類屬說(shuō)明語(yǔ)句用于指定參數(shù)，其格式為generic（常數(shù)名： 數(shù)據(jù)類型：=設(shè)定值；.）； 77數(shù)字設(shè)計(jì)第2章 例213 用類屬說(shuō)明語(yǔ)句定義總線寬度。 類屬說(shuō)明語(yǔ)句也常用來(lái)定義仿真時(shí)需要的時(shí)間參數(shù)，例如： 實(shí)體說(shuō)明只是指出了輸入、輸出信號(hào)的名稱、方向、類型。而電路的邏輯功能，即函數(shù)關(guān)系，是模塊的內(nèi)部信息，由相應(yīng)的結(jié)構(gòu)體定

27、義。 78數(shù)字設(shè)計(jì)第2章 結(jié)構(gòu)體 結(jié)構(gòu)體的關(guān)鍵字是architecture，結(jié)構(gòu)體用于具體描述實(shí)體的邏輯功能，其語(yǔ)法如下：例214 與例212中實(shí)體說(shuō)明對(duì)應(yīng)的一種結(jié)構(gòu)體。 79數(shù)字設(shè)計(jì)第2章 配置 一個(gè)實(shí)體可以用不同的結(jié)構(gòu)體來(lái)描述，配置語(yǔ)句用于確定一個(gè)具體的實(shí)體和結(jié)構(gòu)體對(duì)。 配置語(yǔ)句的關(guān)鍵字是configuration，語(yǔ)句的一般格式如下 例如，將例214的結(jié)構(gòu)體配置給實(shí)體說(shuō)明，其配置語(yǔ)句如下 80數(shù)字設(shè)計(jì)第2章 庫(kù)和程序包 庫(kù)和程序包結(jié)構(gòu)用于實(shí)現(xiàn)數(shù)據(jù)類型、常量和子程序在不同實(shí)體中的共享。 程序包用來(lái)存放各個(gè)設(shè)計(jì)都能共享的數(shù)據(jù)類型、子程序說(shuō)明、屬性說(shuō)明和元件說(shuō)明。程序包由程序包說(shuō)明和程序包體兩

28、部分組成，其語(yǔ)法格式為 數(shù)據(jù)類型、常量，以及子程序和元件等首先在程序包說(shuō)明中定義，然后在程序包體中描述各項(xiàng)的具體內(nèi)容。 81數(shù)字設(shè)計(jì)第2章例215 庫(kù)是已編譯數(shù)據(jù)的集合，它存放包集合定義、實(shí)體定義、結(jié)構(gòu)定義和配置定義。庫(kù)以VHDL源文件形式存在，主要包括：STD庫(kù)、WORK庫(kù)、IEEE庫(kù)、ASIC庫(kù)、用戶自定義庫(kù)等 vhdl的庫(kù)說(shuō)明語(yǔ)句格式為： 82數(shù)字設(shè)計(jì)第2章二、VHDL的基本語(yǔ)法 VHDL的語(yǔ)言要素：數(shù)據(jù)對(duì)象、數(shù)據(jù)類型和運(yùn)算操作符 數(shù)據(jù)對(duì)象：包括變量、信號(hào)和常數(shù)。 變量：VHDL的變量是局部量，只能用于進(jìn)程和子程序中，變量的使用包括變量定義語(yǔ)句和變量賦值語(yǔ)句。 變量定義語(yǔ)句的語(yǔ)法格式為

29、variable 變量名：數(shù)據(jù)類型 := 初始值；例216 變量定義語(yǔ)句舉例。 83數(shù)字設(shè)計(jì)第2章變量賦值語(yǔ)句的格式為 變量名 := 表達(dá)式；例217 變量賦值語(yǔ)句舉例 信號(hào): 其概念類似于硬件電路中的連接線，與之相關(guān)的信號(hào)賦值、延時(shí)等語(yǔ)句適合于描述硬件電路的一些基本特征。信號(hào)的適用范圍是實(shí)體、結(jié)構(gòu)體和程序包，信號(hào)不能用于進(jìn)程和子程序。信號(hào)語(yǔ)句包括信號(hào)定義語(yǔ)句和信號(hào)賦值語(yǔ)句。 84數(shù)字設(shè)計(jì)第2章信號(hào)定義語(yǔ)句的格式為 signal 信號(hào)名： 數(shù)據(jù)類型 ： 初始值； 例218 信號(hào)定義語(yǔ)句舉例。信號(hào)賦值語(yǔ)句的格式為 信號(hào)名 ）、大于等于（=）、小于（）、小于等于（=）。 88數(shù)字設(shè)計(jì)第2章 VHD

30、L的語(yǔ)句：并行執(zhí)行語(yǔ)句和順序執(zhí)行語(yǔ)句 并行語(yǔ)句：并行語(yǔ)句主要用來(lái)描述模塊之間的連接關(guān)系。并行語(yǔ)句之間是并行關(guān)系，當(dāng)某個(gè)信號(hào)發(fā)生變化時(shí)，受此信號(hào)觸發(fā)的所有語(yǔ)句同時(shí)執(zhí)行。 常用的并行語(yǔ)句包括信號(hào)賦值語(yǔ)句、條件賦值語(yǔ)句和元件例化語(yǔ)句。 條件賦值語(yǔ)句：包括when_else和with_select_when when_else語(yǔ)句的語(yǔ)法格式為 89數(shù)字設(shè)計(jì)第2章 例222 采用when_else語(yǔ)句描述表219所示的24線譯碼器。 with_select_when語(yǔ)句的語(yǔ)法格式為90數(shù)字設(shè)計(jì)第2章例223 采用with_select_when語(yǔ)句描述表220所示的42線編碼器。 元件例化語(yǔ)句元件例化就

31、是引入一種連接關(guān)系，將預(yù)先設(shè)計(jì)好的實(shí)體定義為一個(gè)元件，然后通過(guò)關(guān)聯(lián)將實(shí)際信號(hào)與當(dāng)前實(shí)體中指定的端口相連接。91數(shù)字設(shè)計(jì)第2章元件例化分為兩部分： 元件定義語(yǔ)句：將一個(gè)已有的設(shè)計(jì)實(shí)體定義為一個(gè)元件，實(shí)現(xiàn)封裝，使之只保留對(duì)外的端口，可以被其它模塊調(diào)用。 元件例化語(yǔ)句：就是元件的調(diào)用，方法是將元件端口（輸入輸出信號(hào)、即引腳）映射到需要連接的位置上。 語(yǔ)句格式92數(shù)字設(shè)計(jì)第2章例224 采用元件例化的方式實(shí)現(xiàn)圖256所示電路。解：首先用VHDL描述一個(gè)兩輸入與非門，然后把該與非門當(dāng)作一個(gè)已有元件，用元件例化語(yǔ)句結(jié)構(gòu)實(shí)現(xiàn)圖256所示的連接關(guān)系。 93數(shù)字設(shè)計(jì)第2章94數(shù)字設(shè)計(jì)第2章 順序語(yǔ)句：順序語(yǔ)句按

32、照程序書寫順序執(zhí)行，順序語(yǔ)句只能出現(xiàn)在進(jìn)程和子程序中。 順序語(yǔ)句包括賦值語(yǔ)句、流程控制語(yǔ)句、子程序調(diào)用語(yǔ)句和等待語(yǔ)句等類別，這里只介紹流程控制語(yǔ)句中的if和case語(yǔ)句。 if語(yǔ)句：分為三種，if_then_end if、if_then_else_end if和if_elsif_else_end if。 if_then_end if語(yǔ)句的語(yǔ)法格式是 當(dāng)條件成立時(shí)，執(zhí)行順序語(yǔ)句，否則跳過(guò)該語(yǔ)句。 例225 if_then_end if語(yǔ)句舉例 95數(shù)字設(shè)計(jì)第2章 if_then_else_end if語(yǔ)句的語(yǔ)法格式是 若條件成立，就執(zhí)行順序語(yǔ)句1；否則，就執(zhí)行順序語(yǔ)句2。 例226 用if語(yǔ)句描

33、述一個(gè)表221所示的三態(tài)非門。 96數(shù)字設(shè)計(jì)第2章 if_elsif_else_end if語(yǔ)句的語(yǔ)法格式是 若條件成立，就執(zhí)行then后的順序語(yǔ)句；否則，檢測(cè)后面的條件，并在條件滿足時(shí)，執(zhí)行相應(yīng)的順序語(yǔ)句。 if語(yǔ)句至少有一個(gè)條件句，條件句必須是boolean表達(dá)式，當(dāng)條件句的值為ture時(shí)（即條件成立），執(zhí)行then后的順序語(yǔ)句。方括號(hào)中的內(nèi)容是可選項(xiàng)，用于多個(gè)條件的情形。97數(shù)字設(shè)計(jì)第2章case語(yǔ)句case語(yǔ)句根據(jù)表達(dá)式的取值直接從多組順序語(yǔ)句中選擇一組執(zhí)行。 語(yǔ)句格式為例227 用case語(yǔ)句描述一個(gè)表222所示的1線4線分配器。 98數(shù)字設(shè)計(jì)第2章 結(jié)構(gòu)體功能描述語(yǔ)句的結(jié)構(gòu)類型 用

34、結(jié)構(gòu)體進(jìn)行功能描述可以采用五種不同類型的語(yǔ)句結(jié)構(gòu)，如圖所示。 塊語(yǔ)句 塊語(yǔ)句將結(jié)構(gòu)體中的并行描述語(yǔ)句組成一個(gè)模塊，類似于電路圖中的模塊劃分，用于改善并行語(yǔ)句的結(jié)構(gòu)，增加可讀性，或用來(lái)限制某些信號(hào)的使用范圍。 block語(yǔ)句的格式為 99數(shù)字設(shè)計(jì)第2章例228 由半加器和或門構(gòu)成的一位二進(jìn)制全加器電路如圖所示，試采用block語(yǔ)句結(jié)構(gòu)描述該電路。解：在VHDL描述時(shí)，采用block語(yǔ)句結(jié)構(gòu)將兩個(gè)半加器H_ADDER和或門OR2分別實(shí)現(xiàn)，可以使VHDL源程序更加清晰易懂。100數(shù)字設(shè)計(jì)第2章101數(shù)字設(shè)計(jì)第2章 進(jìn)程語(yǔ)句 進(jìn)程語(yǔ)句結(jié)構(gòu)采用順序語(yǔ)句描述事件，其語(yǔ)法結(jié)構(gòu)為例2 29 一個(gè)2選1多路選擇

35、器MUX2的進(jìn)程描述語(yǔ)句。 102數(shù)字設(shè)計(jì)第2章 子程序調(diào)用語(yǔ)句 在被主程序調(diào)用后，子程序可以將處理結(jié)果返回主程序。子程序中只能使用順序語(yǔ)句。VHDL中的子程序有兩種類型：過(guò)程和函數(shù)。 函數(shù) 函數(shù)的語(yǔ)句格式為 在VHDL中，function語(yǔ)句只能計(jì)算數(shù)值，不能改變其參數(shù)的值，所以其參數(shù)的模式只能是in，常省略不寫。通常，各種功能的函數(shù)語(yǔ)句的程序都被集中放置在包集合中，并且可以在結(jié)構(gòu)體中直接調(diào)用。 103數(shù)字設(shè)計(jì)第2章 例2 30 函數(shù)MIN的功能是比較兩個(gè)變量X、Y的大小，并返回兩數(shù)中較小的一個(gè)。 在VHDL中，function語(yǔ)句只能計(jì)算數(shù)值，不能改變其參數(shù)的值，所以其參數(shù)的模式只能是in

36、，常省略不寫。通常，各種功能的函數(shù)語(yǔ)句的程序都被集中放置在包集合中，并且可以在結(jié)構(gòu)體中直接調(diào)用。 104數(shù)字設(shè)計(jì)第2章 過(guò)程 過(guò)程的語(yǔ)句格式為例231 用過(guò)程語(yǔ)句結(jié)構(gòu)實(shí)現(xiàn)24線譯碼器 105數(shù)字設(shè)計(jì)第2章106數(shù)字設(shè)計(jì)第2章三、用VHDL描述組合邏輯電路 VHDL結(jié)構(gòu)體的功能描述有三種方式：行為描述方式、數(shù)據(jù)流描述方式(RTL描述)、結(jié)構(gòu)化描述方式。 行為描述方式屬于高級(jí)描述方式，通過(guò)對(duì)電路行為的描述實(shí)現(xiàn)設(shè)計(jì)。這種描述方式不包含與硬件結(jié)構(gòu)有關(guān)的信息，易于實(shí)現(xiàn)系統(tǒng)優(yōu)化，易于維護(hù)。 數(shù)據(jù)流描述方式的特點(diǎn)是采用邏輯函數(shù)表達(dá)式形式表示信號(hào)關(guān)系。 結(jié)構(gòu)化描述方式通過(guò)元件例化來(lái)實(shí)現(xiàn)，這種方法類似電路圖的描

37、述方式，將電路的邏輯功能分解為功能單元，每個(gè)功能單元都被定義為一個(gè)元件，通過(guò)元件說(shuō)明和元件調(diào)用的方式，構(gòu)成電路中各元件的連接關(guān)系。107數(shù)字設(shè)計(jì)第2章例232 分別用數(shù)據(jù)流描述、結(jié)構(gòu)化描述和行為描述方式設(shè)計(jì)一個(gè)三人表決電路。 解：三人表決電路的電路圖和真值表如下面的圖表所示。 108數(shù)字設(shè)計(jì)第2章109數(shù)字設(shè)計(jì)第2章110數(shù)字設(shè)計(jì)第2章 例233 用VHDL描述一個(gè)三態(tài)輸出總線電路，總線寬度BUS_WIDTH為8位，數(shù)據(jù)輸入和輸出分別用D_IN和D_OUT表示，使能輸入信號(hào)OE高電平有效。 111數(shù)字設(shè)計(jì)第2章 例234 用VHDL描述一個(gè)8線3線優(yōu)先編碼器，該編碼器的編碼輸入端是I(7)I(0)，編碼優(yōu)先順序由高到低是I(7)到I(0)，編碼輸出端是A(2)A(0)，該電路還有一個(gè)高電平有效的編碼有效輸出端GS。 112數(shù)字設(shè)計(jì)第2章 例235 用VHDL描述一個(gè)將一位8421BCD碼轉(zhuǎn)換為高電平有效的七段顯示碼的七段顯示譯碼器。 113數(shù)字設(shè)計(jì)第2章114數(shù)字設(shè)計(jì)第2章2.7 組合邏輯電路中的險(xiǎn)象 邏輯門的傳輸時(shí)延、以及多個(gè)輸入信號(hào)變化時(shí)刻不同步可能引起短暫的輸出差錯(cuò)，這種現(xiàn)象稱為邏輯電路的冒險(xiǎn)現(xiàn)象，簡(jiǎn)稱險(xiǎn)象。 電路中出現(xiàn)