1、集成電路器件工藝第1頁，共60頁。2圖4.1 幾種IC工藝速度功耗區(qū)位圖第1頁/共59頁第2頁，共60頁。34.1 雙極型集成電路的基本制造工藝4.2 MESFET和HEMT工藝4.3 MOS工藝和相關(guān)的VLSI工藝4.4 BiCMOS工藝第2頁/共59頁第3頁，共60頁。44.1.1雙極性硅工藝 早期的雙極性硅工藝：NPN三極管圖4.2123第3頁/共59頁第4頁，共60頁。5先進的雙極性硅工藝：NPN三極管圖4.21.425678第4頁/共59頁第5頁，共60頁。6GaAs基同質(zhì)結(jié)雙極性晶體管并不具有令人滿意的性能4.1.2HBT工藝第5頁/共59頁第6頁，共60頁。7AlGaAs /Ga

2、As基異質(zhì)結(jié)雙極性晶體管(a) (b)圖4.3 GaAs HBT的剖面圖(a)和能帶結(jié)構(gòu)(b)第6頁/共59頁第7頁，共60頁。8GaAs 基 HBTInP 基 HBTSi/SiGe的HBT第7頁/共59頁第8頁，共60頁。94.2MESFET和HEMT工藝 GaAs工藝：MESFET圖4.4 GaAs MESFET的基本器件結(jié)構(gòu)引言歐姆歐姆肖特基金鍺合金第8頁/共59頁第9頁，共60頁。10MESFET增強型和耗盡型減小柵長提高導(dǎo)電能力第9頁/共59頁第10頁，共60頁。11GaAs工藝：HEMT圖4.5 簡單HEMT的層結(jié)構(gòu) 柵長的減小大量的可高速遷移的電子第10頁/共59頁第11頁，共6

3、0頁。12GaAs工藝：HEMT工藝的三明治結(jié)構(gòu)圖4.6 DPD-QW-HEMT的層結(jié)構(gòu)第11頁/共59頁第12頁，共60頁。13Main Parameters of the 0.3 mm Gate Length HEMTsHEMT-TypeParametersE-HEMTD-HEMTVth0.5 V-0.7 VIdsmax200 mA/mm(Vgs = 0.8 V)180 mA/mm(Vgs = 0 V)Gm500 mS/mm400 mS/mmRs0.6 Wmm0.6 Wmm f T45 GHz40 GHz表 4.2 : 0.3 m 柵長HEMT的典型參數(shù)值第12頁/共59頁第13頁，共60

4、頁。14不同材料系統(tǒng)的研究GaAsInPSiGe第13頁/共59頁第14頁，共60頁。15與Si三極管相比，MESFET和HEMT的缺點為: 跨導(dǎo)相對低; 閾值電壓較敏感于有源層的垂直尺寸形狀和摻雜程度；驅(qū)動電流小 閾值電壓變化大：由于跨導(dǎo)大，在整個晶圓上，BJT的閾值電壓變化只有幾毫伏，而MESFET，HEMT由于跨導(dǎo)小，要高十倍多。 第14頁/共59頁第15頁，共60頁。164.3 MOS工藝和相關(guān)的VLSI工藝第15頁/共59頁第16頁，共60頁。17圖4.7 MOS工藝的分類 第16頁/共59頁第17頁，共60頁。18認識MOSFET線寬(Linewidth), 特征尺寸(Featur

5、e Size)指什么？第17頁/共59頁第18頁，共60頁。19MOS工藝的特征尺寸(Feature Size)特征尺寸: 最小線寬最小柵長圖 4.8第18頁/共59頁第19頁，共60頁。204.3.1 PMOS工藝早期的鋁柵工藝1970年前，標準的MOS工藝是鋁柵P溝道。圖 4.9第19頁/共59頁第20頁，共60頁。21鋁柵PMOS工藝特點：l鋁柵，柵長為20m。lN型襯底，p溝道。l氧化層厚1500。l電源電壓為-12V。l速度低，最小門延遲約為80100ns。l集成度低，只能制作寄存器等中規(guī)模集成電路。第20頁/共59頁第21頁，共60頁。22Al柵MOS工藝缺點制造源、漏極與制造柵極

6、采用兩次掩膜步驟不容易對齊。這好比彩色印刷中，各種顏色套印一樣，不容易對齊。若對不齊，彩色圖象就很難看。在MOS工藝中，不對齊的問題，不是圖案難看的問題，也不僅僅是所構(gòu)造的晶體管尺寸有誤差、參數(shù)有誤差的問題，而是可能引起溝道中斷，無法形成溝道，無法做好晶體管的問題。第21頁/共59頁第22頁，共60頁。23Al柵MOS工藝的柵極位錯問題圖 4.10第22頁/共59頁第23頁，共60頁。24鋁柵重疊設(shè)計柵極做得長，同S、D重疊一部分圖 4.11第23頁/共59頁第24頁，共60頁。25鋁柵重疊設(shè)計的缺點lCGS、CGD都增大了。l加長了柵極，增大了管子尺寸，集成度降低。第24頁/共59頁第25頁

7、，共60頁。26克服Al柵MOS工藝缺點的根本方法 將兩次MASK步驟合為一次。讓D，S和G三個區(qū)域一次成形。這種方法被稱為自對準技術(shù)。第25頁/共59頁第26頁，共60頁。27自對準技術(shù)與標準硅工藝1970年，出現(xiàn)了硅柵工藝(采用了自對準技術(shù)）。多晶硅Polysilicon，原是絕緣體，經(jīng)過重擴散，增加了載流子，可以變?yōu)閷?dǎo)體，用作電極和電極引線。在硅柵工藝中，S，D，G是一次掩膜步驟形成的。先利用光阻膠保護，刻出柵極，再以多晶硅為掩膜，刻出S，D區(qū)域。那時的多晶硅還是絕緣體，或非良導(dǎo)體。經(jīng)過擴散，雜質(zhì)不僅進入硅中，形成了S和D，還進入多晶硅，使它成為導(dǎo)電的柵極和柵極引線。第26頁/共59頁第

8、27頁，共60頁。28標準硅柵PMOS工藝圖 4.12第27頁/共59頁第28頁，共60頁。29硅柵工藝的優(yōu)點：l自對準的，它無需重疊設(shè)計，減小了電容，提高了速度。l無需重疊設(shè)計，減小了柵極尺寸，漏、源極尺寸也可以減小，即減小了晶體管尺寸，提高了速度，增加了集成度。增加了電路的可靠性。第28頁/共59頁第29頁，共60頁。304.3.2NMOS工藝 由于電子的遷移率e大于空穴的遷移率h，即有e2.5h, 因而，N溝道FET的速度將比P溝道FET快2.5倍。那么，為什么MOS發(fā)展早期不用NMOS工藝做集成電路呢？問題是NMOS工藝遇到了難關(guān)。所以, 直到1972年突破了那些難關(guān)以后, MOS工藝

9、才進入了NMOS時代。第29頁/共59頁第30頁，共60頁。31了解NMOS工藝的意義目前CMOS工藝已在VLSI設(shè)計中占有壓倒一切的優(yōu)勢. 但了解NMOS工藝仍具有幾方面的意義:CMOS工藝是在PMOS和NMOS工藝的基礎(chǔ)上發(fā)展起來的.從NMOS工藝開始討論對于學(xué)習(xí)CMOS工藝起到循序漸進的作用.NMOS電路技術(shù)和設(shè)計方法可以相當方便地移植到CMOS VLSI的設(shè)計.GaAs邏輯電路的形式和眾多電路的設(shè)計方法與NMOS工藝基本相同.第30頁/共59頁第31頁，共60頁。32增強型和耗盡性MOSFET (Enhancement mode and depletion mode MOSFET)FE

10、T（Field Effect Transisitor）按襯底材料區(qū)分有Si, GaAs, InP按場形成結(jié)構(gòu)區(qū)分有J/MOS/MES按載流子類型區(qū)分有P/N按溝道形成方式區(qū)分有E/D第31頁/共59頁第32頁，共60頁。33E-/D-NMOS和E-PMOS的電路符號圖 4.13第32頁/共59頁第33頁，共60頁。34E-NMOS的結(jié)構(gòu)示意圖(增強型VD=0V, Vgs=Vsb=0V)圖4.14 E-NMOS的結(jié)構(gòu)示意圖第33頁/共59頁第34頁，共60頁。35D-NMOS的結(jié)構(gòu)示意圖(耗盡型 VD=0V, Vgs=Vsb=0V)圖4.14 D-NMOS的結(jié)構(gòu)示意圖第34頁/共59頁第35頁，

11、共60頁。36E-PMOS的結(jié)構(gòu)示意圖 (增強型 VD=0V, Vgs=Vsb=0V)圖4.14 E-PMOS的結(jié)構(gòu)示意圖第35頁/共59頁第36頁，共60頁。37工作原理：在柵極電壓作用下，漏區(qū)和源區(qū)之間形成導(dǎo)電溝道。這樣，在漏極電壓作用下，源區(qū)電子沿導(dǎo)電溝道行進到漏區(qū)，產(chǎn)生自漏極流向源極的電流。改變柵極電壓，控制導(dǎo)電溝道的導(dǎo)電能力，使漏極電流發(fā)生變化。E-NMOS工作原理圖第36頁/共59頁第37頁，共60頁。38E-NMOS工作原理圖VgsVt，Vds=0VVgsVt，VdsVt，VdsVgs-Vt圖4.15 不同電壓情況下E-NMOS的溝道變化P. 56第37頁/共59頁第38頁，共6

12、0頁。39NMOS工藝流程圖4.16 NMOS工藝的基本流程 第38頁/共59頁第39頁，共60頁。40表4.3 NMOS的掩膜和典型工藝流程第39頁/共59頁第40頁，共60頁。41圖4.17 NMOS反相器電路圖和芯片剖面示意圖SDDS第40頁/共59頁第41頁，共60頁。424.3.3 CMOS工藝進入80年代以來，CMOS IC以其近乎零的靜態(tài)功耗而顯示出優(yōu)于NMOS，而更適于制造VLSI電路，加上工藝技術(shù)的發(fā)展，致使CMOS技術(shù)成為當前VLSI電路中應(yīng)用最廣泛的技術(shù)。CMOS工藝的標記特性 阱/金屬層數(shù)/特征尺寸第41頁/共59頁第42頁，共60頁。431Poly-, P阱CMOS工

13、藝流程圖4.18 第42頁/共59頁第43頁，共60頁。44典型1P2M n阱CMOS工藝主要步驟第43頁/共59頁第44頁，共60頁。45圖4.18 P阱CMOS芯片剖面示意圖第44頁/共59頁第45頁，共60頁。46圖4.19 N阱CMOS芯片剖面示意圖第45頁/共59頁第46頁，共60頁。47圖4.20 雙阱CMOS工藝 （1） （2）（3） （4）P阱注入N阱注入襯底準備光刻P阱去光刻膠,生長SiO2第46頁/共59頁第47頁，共60頁。48（5） （6）（7） （8）生長Si3N4有源區(qū)場區(qū)注入形成厚氧多晶硅淀積第47頁/共59頁第48頁，共60頁。49（9） （10）（11） （1

14、2）N+注入P+注入表面生長SiO2薄膜接觸孔光刻第48頁/共59頁第49頁，共60頁。50（13）淀積鋁形成鋁連線第49頁/共59頁第50頁，共60頁。51CMOS的主要優(yōu)點是集成密度高而功耗低，工作頻率隨著工藝技術(shù)的改進已接近TTL電路，但驅(qū)動能力尚不如雙極型器件，所以近來又出現(xiàn)了在IC內(nèi)部邏輯部分采用CMOS技術(shù)，而I/O緩沖及驅(qū)動部分使用雙極型技術(shù)的一種稱為BiCMOS的工藝技術(shù)。4.4 BiCMOS工藝第50頁/共59頁第51頁，共60頁。52 BiCMOS工藝技術(shù)大致可以分為兩類：分別是以CMOS工藝為基礎(chǔ)的BiCMOS工藝和以雙極工藝為基礎(chǔ)的BiCMOS工藝。一般來說，以CMOS

15、工藝為基礎(chǔ)的BiCMOS工藝對保證CMOS器件的性能比較有利，同樣以雙極工藝為基礎(chǔ)的BiCMOS工藝對提高保證雙極器件的性能有利。影響B(tài)iCMOS器件性能的主要部分是雙極部分，因此以雙極工藝為基礎(chǔ)的BiCMOS工藝用的較多。 第51頁/共59頁第52頁，共60頁。53BiCMOS工藝下NPN晶體管的俯視圖和剖面圖第52頁/共59頁第53頁，共60頁。54A. 以P阱CMOS工藝為基礎(chǔ)的BiCMOS工藝 圖4.21 P阱CMOS-NPN結(jié)構(gòu)剖面圖 缺點: 基區(qū)厚度太, 使得電流增益變小第53頁/共59頁第54頁，共60頁。55B. 以N阱CMOS工藝為基礎(chǔ)的BiCMOS工藝 圖4.22 N阱CMOS-NPN體硅襯底結(jié)構(gòu)剖面圖 優(yōu)缺點: 基區(qū)厚度變薄, 但是集電極串聯(lián)電阻還是很大第54頁/共59頁第55頁，共60頁。56圖4.23 N阱CMOS-NPN外延襯底結(jié)構(gòu)剖面圖 改進：N阱下設(shè)置N+隱埋層 , 并P型外延襯