1、第5章 組合邏輯、時序邏輯的 Verilog 語言描述硬件描述語言和數(shù)字系統(tǒng)設(shè)計任課教師-童喬凌辦公地點電子系超大規(guī)模集成電路與系統(tǒng)研究中心西一樓310工作電子郵件tongqiaoling qltong35.1 組合邏輯、時序邏輯的Verilog語言描述5.2 鎖存器 LATCH 與 D觸發(fā)器的Verilog語言描述與電路特點主要內(nèi)容：45.1 組合邏輯、時序邏輯的Verilog 語言描述知識點：5.1.1 組合邏輯電路的連續(xù)賦值實現(xiàn)5.1.2 組合邏輯電路的always過程塊實現(xiàn)5.1.3 時序邏輯電路的always過程塊實現(xiàn)55.1.1 組合邏輯電路的連續(xù)賦值實現(xiàn)

2、以2路選擇器為例：module mux2to1( a, b, sel, out); input a, b; input sel; output out; assign out = (sel) ? b:a; endmodule 注意： 連續(xù)賦值語句的被賦值變量只能是線網(wǎng)wire型。65.1.2 組合邏輯電路的always過程塊實現(xiàn)仍然以2路選擇器為例：module mux2to1( a, b, sel, out); input a, b; input sel; output out; reg out； always (sel or a or b) out = (sel) ? b:a; endmo

3、dule注意： 過程塊描述的組合邏輯電路： 1. 被賦值變量只能是reg型； 2. 觸發(fā)方式采用電平觸發(fā)； 3. always( )引導(dǎo)的敏感量要完整。7always過程塊與連續(xù)賦值語句描述的組合邏輯電路效果相同兩種方法描述的2路選擇器電路均相同，綜合工具根據(jù)Verilog代碼綜合自動生成的電路均為下圖所示：85.1.3 時序邏輯電路的always過程塊實現(xiàn)module DFF(clk, rst, d ,q); input clk, rst ,d; output q; reg q; always ( posedge clk) if (rst) q = 1b0; else q = d;endmo

4、dule注意：1. 過程塊描述的時序邏輯電路，其敏感量采用邊沿觸發(fā)； 2. 為了避免競爭，描述時序電路只能用非阻塞賦值，不能用阻塞賦值。問題： 為什么描述時序邏輯要采用邊沿觸發(fā)的方式？95.2 鎖存器 LATCH 與 D觸發(fā)器的Verilog語言描述與電路特點知識點：5.2.1 Verilog語言中鎖存器(latch)的產(chǎn)生5.2.2 鎖存器-綜合情況5.2.3 CMOS工藝下鎖存器的電路結(jié)構(gòu)5.2.4 鎖存器工作過程分析5.2.5 D觸發(fā)器的Verilog描述5.2.6 D觸發(fā)器-工作過程分析5.2.7 總結(jié)10module latch (data, enable, q); input da

5、ta, enable; output q; reg q; always ( enable or data) if (enable) q = data; / enable為低電平的情況沒有定義endmodule在always過程塊所描述的組合邏輯電路中，所使用的條件語句如果沒有說明全部條件，將產(chǎn)生latch鎖存器，例：5.2.1 Verilog語言中鎖存器(latch)的產(chǎn)生11綜合工具Leonardo所報的Warning信息:Warning, q is not always assigned. Storage may be needed.5.2.2 鎖存器-綜合情況注意：鎖存器是在敏感量為電平

6、觸發(fā)方式的組合邏輯電路中產(chǎn)生的。12問題:為什么鎖存器要在電平觸發(fā)方式下生成？5.2.3 CMOS工藝下鎖存器的電路結(jié)構(gòu)135.2.4 鎖存器-工作過程分析分析：因為當 clk 為高電平1時, 傳輸門T1導(dǎo)通，輸入端d到輸出端q形成通路，所以輸出q能夠反映輸入端d的信號； 而當 clk變?yōu)榈碗娖?時,導(dǎo)致傳輸門T1關(guān)斷，輸出q就不能反映輸入端口d的信號,此時由于傳輸門T2的導(dǎo)通，輸出級有反饋環(huán)路，輸出端q能夠保持原值。14module asynrst_DFF(clk, rst, d ,q ); input clk, rst ,d; output q; reg q; always (posedg

7、e clk or posedge rst) if (rst) q = 1b0; else q = d;endmodule5.2.5 D觸發(fā)器的Verilog描述(異步復(fù)位)15說明：復(fù)位信號不受時鐘信號clk的影響。 只要復(fù)位信號rst為高電平時，電路就復(fù)位，輸出q為0。對應(yīng)的CMOS工藝下D觸發(fā)器的電路結(jié)構(gòu)D觸發(fā)器符號D觸發(fā)器電路圖16module asynrst_DFF(clk, rst, d ,q ); input clk, rst ,d; output q; reg q; always (posedge clk) if (rst) q = 1b1; else q = d;endmodu

8、leD觸發(fā)器的Verilog描述(同步復(fù)位)17說明：復(fù)位信號受時鐘信號clk的影響，只有在時鐘上升沿來臨后， 復(fù)位信號rst為高電平時，電路就復(fù)位，輸出q為0。對應(yīng)的CMOS工藝下D觸發(fā)器的電路結(jié)構(gòu)D觸發(fā)器符號D觸發(fā)器電路圖18不考慮復(fù)位信號后的D觸發(fā)器的電路結(jié)構(gòu)D觸發(fā)器符號D觸發(fā)器電路圖問題：1.為什么說d觸發(fā)器是邊沿觸發(fā)？ 2.為什么當時鐘信號clk變?yōu)楦唠娖胶?，無論輸入端d信號如 何變化，都不能反映到輸出端q上去？195.2.6 D觸發(fā)器-工作過程分析分析：1.因為當 clk 為低電平0時, 傳輸門T1導(dǎo)通，輸入端d的信號被送到q_點； 而當 clk在由低電平0跳變到高電平1時刻（即c

9、lk上升沿時）, T3導(dǎo)通， q_ 點的值得以被傳到輸出端q去，對外即好像在時鐘上升沿觸發(fā)，完成數(shù)據(jù)采集。 2.在clk保持高電平1時，由于傳輸門T1處于關(guān)斷狀態(tài)，無論輸入端d的信號如何變化，均不能被送到輸出端口。 205.2.7 總結(jié)-鎖存器與D觸發(fā)器問題：鎖存器與D觸發(fā)器的區(qū)別？答案要點：從觸發(fā)方式和電路結(jié)構(gòu)兩方面說明。21module LATCHorDFF (q, data, enable); input clk,data, enable; output q; reg q; endmoduleVerilog語法下的鎖存器與D觸發(fā)器always ( posedge clk) if (enable) q = data; /else / q=0;always (enable or data) if (enable) q = data; / else / q=0;問題 1.上面左邊描述的電路，如果不加else q=0,會生成鎖存器嗎？ 2.上面右邊描述的電路，如果不加else q=0,會生成鎖存器嗎？22第二次作業(yè)：1. 說明latch(鎖存器)與register(觸發(fā)器)的區(qū)別,行為級描