1、第 四 章組合邏輯電路本章主要內(nèi)容4.1 概述 4.2 組合邏輯電路的分析和設(shè)計(jì) 4.3 若干常用的組合邏輯電路 4.4 組合邏輯電路中的競爭冒險(xiǎn)現(xiàn)象 編碼器 譯碼器 數(shù)據(jù)選擇器（多路選擇器）、數(shù)據(jù)分配器 加法器 數(shù)值比較器4.3 常用的組合邏輯電路 MSI組合部件具有功能強(qiáng)、兼容性好、體積小、功耗低、使用靈活等優(yōu)點(diǎn)，因此得到廣泛應(yīng)用。本節(jié)介紹幾種典型MSI組合邏輯部件的功能及應(yīng)用：加法器分類： 一位加法器 多位加法器 兩個(gè)二進(jìn)制數(shù)的加、減、乘、除運(yùn)算，在計(jì)算機(jī)中都化為若干步加法運(yùn)算進(jìn)行.因此，加法器是構(gòu)成算術(shù)運(yùn)算器的基本單元。一、1位加法器1.半加器 半加器是只考慮兩個(gè)1位二進(jìn)制數(shù)相加，不考

2、慮低位的進(jìn)位。其真值表為：輸出端的邏輯式為:輸 入輸 出A BSCO0 0000 1101 0101 101邏輯電路及邏輯符號如圖所示:邏輯電路邏輯符號2. 全加器全加器除了加數(shù)和被加數(shù)外，還要考慮低位的進(jìn)位。即:將對應(yīng)位的加數(shù)A，B和來自低位的進(jìn)位CI三個(gè)數(shù)相加,得到和S、以及向高位的進(jìn)位CO. 真值表為:利用卡諾圖，采用合并0的方法，輸出端的邏輯式為: 輸 入 輸 出ABCI SCO000 00001 10010 10011 01100 10101 01110 01111 11全加器可由兩個(gè)半加器和一個(gè)或門組成：ABSCOCOCI（a）邏輯電路（b）邏輯符號ABCOSCOCOCI半加器的輸

3、出函數(shù)：全加器的輸出函數(shù)：二 、多位加法器1.串行進(jìn)位加法器（行波進(jìn)位加法器） 下圖所示電路為4位全加器，由于低位的進(jìn)位輸出接到高位的進(jìn)位輸入，故為串行進(jìn)位加法器。 兩個(gè)多位二進(jìn)制數(shù)相加，必須利用全加器，1位二進(jìn)制數(shù)相加用1個(gè)全加器，n 位二進(jìn)制數(shù)相加用n個(gè)全加器。只要將低位的進(jìn)位輸出CO接到高位的進(jìn)位輸入CI。 串行進(jìn)位加法器結(jié)構(gòu)簡單，但運(yùn)算速度慢（每一位的相加結(jié)果都必須等到低位的進(jìn)位產(chǎn)生以后才能建立起來,要經(jīng)過4級門的延遲時(shí)間）。應(yīng)用在對運(yùn)算速度要求不高的場合。輸出邏輯式為：74LS283就是采用這種超前進(jìn)位的原理構(gòu)成的4 位超前進(jìn)位加法器，其內(nèi)部電路如圖所示超前進(jìn)位加法器提高了運(yùn)算速度，

4、但同時(shí)增加了電路的復(fù)雜性，而且位數(shù)越多，電路就越復(fù)雜。超前進(jìn)位加法器：74LS283相加結(jié)果讀數(shù)為 C3S3S2S1S04位二進(jìn)制加數(shù)B 輸入端 4位二進(jìn)制加數(shù)A輸入端低位片進(jìn)位輸入端“本位和”輸出端向高位片的進(jìn)位輸出A3A2A1A0B3B2B1B0CI0CO4F3F2F1F0S3S2S1S0C374LS283邏輯符號三 、用加法器設(shè)計(jì)組合邏輯電路 全加器除了作二進(jìn)制加法外，還可以做乘法運(yùn)算、碼制變換、及實(shí)現(xiàn)8421BCD碼的加法運(yùn)算等。 如果能將要產(chǎn)生的邏輯函數(shù)能化成輸入變量與輸入變量相加，或者輸入變量與常量相加，則用加法器實(shí)現(xiàn)這樣邏輯功能的電路常常是比較簡單。例1: 試用一位全加器完成二進(jìn)

5、制乘法功能以兩個(gè)兩位二進(jìn)制數(shù)相乘為例:A = A1 A0 B = B1 B0P = AB = A1A0 B1B0P0 = A0 B0P1 = A1 B0 + A0 B1P2 = A1 B1 + C1P3 = C2P1不能用與或門實(shí)現(xiàn)，與或門不可能產(chǎn)生進(jìn)位位。C1 為A1 B0 + A0 B1的進(jìn)位位。C2 為A1 B1 + C1的進(jìn)位位。A1A0B1B0A1B0A0B0A0B1A1B1C1C2+P0P1P2P3例4:用四位全加器實(shí)現(xiàn)兩個(gè)8421BCD碼加法運(yùn)算解: 8421BCD碼是4位二進(jìn)制代碼組成，兩個(gè)8421BCD碼相加所表示的1位十進(jìn)制相加之和只可能在0-19(=9+9+1)之間。 兩

6、位8421碼和的本位最高輸出只能是1001，超過1001必須向高位進(jìn)位。因此，不能直接用4位全加器實(shí)現(xiàn)兩個(gè)8421碼相加。 需要分析“8421碼相加” 和 “二進(jìn)制相加”的特點(diǎn)。十進(jìn)制數(shù)8421碼十進(jìn)制數(shù)相加“和數(shù)”1011010010100001001110110010010100000000S1S2S3二進(jìn)制數(shù)相加的“和數(shù)”S01100000110011110011010100010010010000000S0S1S2S33897654210011011101101100131412111000011111111001819171615000110001001000000000000000

7、11110000000000011111111111100000110011110011010100010010010000000進(jìn)位Co進(jìn)位F當(dāng)“和數(shù)”位于(0-9)時(shí)，與兩個(gè)4位二進(jìn)制相加結(jié)果相同 0111是8421BCD 碼的7,結(jié)果正確。當(dāng)相加之和(10-15)相加結(jié)果錯誤，需加6修正。1101在8421BCD碼中是非法碼。產(chǎn)生進(jìn)位，本位和正確。 相加之和（16-19）產(chǎn)生進(jìn)位，且結(jié)果錯誤，需加6修正本位和不是7而是1,結(jié)果錯誤。結(jié)果正確分析產(chǎn)生錯誤的原因：8421BCD碼是逢十進(jìn)一，四位二進(jìn)制是逢十六進(jìn)一，兩者進(jìn)位關(guān)系不同，其中恰好相差6,因此需加6修正。 電路設(shè)計(jì)設(shè)計(jì)兩個(gè)一位842

8、1BCD碼加法電路應(yīng)由三部分組成。1、實(shí)現(xiàn)兩個(gè)一位8421BCD加法電路2、產(chǎn)生修正控制信號 F3、完成加 6 修正加6修正結(jié)果正確加0修正結(jié)果錯誤8421輸入8421輸入四位全加器8421輸出四位全加器修正控制信號 故修正電路應(yīng)含一個(gè)判 9 電路，當(dāng)和數(shù)大于9 時(shí)對結(jié)果加0110，小于等于 9 時(shí)加0000。 十進(jìn)制數(shù)8421碼十進(jìn)制數(shù)相加“和數(shù)”1011010010100001001110110010010100000000S1S2S3二進(jìn)制數(shù)相加的“和數(shù)”S01100000110011110011010100010010010000000S0S1S2S338976542100110111

9、0110110013141211100001111111100181917161500011000100100000000000000011110000000000011111111111100000110011110011010100010010010000000進(jìn)位Co進(jìn)位F 修正信號F應(yīng)在有進(jìn)位信號CO產(chǎn)生、或兩個(gè)8421BCD碼相加之和為10-15的情況下產(chǎn)生。相加之和大于9的化簡S3S1S3S2S3S2S1S0F=Co+S3S2+S3S1=(Co(S3S2) (S3S1)A3A2A1A0B3B2B1B0CICOS3S2S1S0A3A2A1A0B3B2B1B0CICOS3S2S1S0F(1)相加之和小于9,加0修正。(2)有進(jìn)位或相加之和大于9（F=1）,加6修正(3)CO作進(jìn)位輸出A3A2A1A0B3B2B1B001(0)1(0