1、精選優(yōu)質(zhì)文檔-傾情為你奉上精選優(yōu)質(zhì)文檔-傾情為你奉上專心-專注-專業(yè)專心-專注-專業(yè)精選優(yōu)質(zhì)文檔-傾情為你奉上專心-專注-專業(yè)電子科技大學(xué)成都學(xué)院實驗報告冊 課程名稱： 集成電路版圖設(shè)計 姓 名： 學(xué) 號： 院 系： 專 業(yè)： 教 師： 年 月 日 實驗一： LDO的版圖設(shè)計 一、實驗?zāi)康模?、掌握并熟練使用Cadence軟件。2、學(xué)會將版圖劃分模塊并掌握每個模塊的功能。 3、掌握版圖設(shè)計過程中的匹配原則與注意事項。 4、掌握常見dummy器件及其應(yīng)遵守的規(guī)則。5、掌握布局布線的規(guī)則。6、掌握并熟練運用DRC和LVS驗證方法及解決錯誤的方法。 二、實驗原理和內(nèi)容： 版圖設(shè)計本質(zhì)是將搭建好的電路

2、圖更深層的展現(xiàn)，在版圖設(shè)計里，將是用原理圖更直觀的展現(xiàn)電路圖中的各個元器件的連接，匹配、以及布局等。將版圖分成小模塊來分別實現(xiàn)會讓版圖的布局更清晰，讓其他人更能直觀的了解版圖的各個模塊的關(guān)聯(lián)，能夠減少相應(yīng)的工作量。 利用Cadence軟件的功能搭建電路圖，進行DRC檢查能夠檢查并指出我們的版圖中存在的連線間隔和連接是否正確；LVS能檢查出設(shè)計規(guī)格錯誤和版圖與原理圖是否一致的錯誤，能夠保證我們設(shè)計的版圖能夠真正的實現(xiàn)我們所需要的電路圖的功能。實驗步驟： 1、打開temilen，進入CSMC所在文件夾路徑，輸入virtuoso &，回車，打開cadence軟件（如圖1-1所示）。（圖1-1）打開c

3、adence軟件進入Cadence軟件創(chuàng)建庫文件：。點擊File菜單，出現(xiàn)下拉菜單，選命令 File-New-Library.（如圖1-2所示）。 （圖1-2）創(chuàng)建庫3、在新建的庫中添加Cell文件（如圖1-3所示）。（圖1-3）添加Cell4、進入新建的Cell文件中，添加元器件并修改器件參數(shù)，調(diào)入Cell中（如圖1-4所示）。 （圖1-4）添加元器件針對電路圖先進行模塊化，先畫電流鏡。 (1).由圖1-5-1（a）的電路圖知道，這是規(guī)格為W=10U,L=8U,M=（1，1）的PMOS電流鏡并且他們的S極與背柵相連，1個PMOS的G極與D極連接畫出其版圖如圖1-5-1（b）所示，由于是PMO

4、S所以最后應(yīng)在GT層畫阱。（圖1-5-1（a）電流鏡1電路圖 （圖1-5-1（b）電流鏡1版圖 (2).由圖1-5-2（a）所示的電路圖知道，這是規(guī)格為W=4U,L=8U,M=（2，1，2，1，1）的PMOS電流鏡并且他們的S極與背柵相連，前面1個M=2的PMOS的D極與G極相連。畫出其版圖如圖1-5-2（b）所示，由于是PMOS所以最后應(yīng)在GT層畫阱。（圖1-5-2（a）電流鏡2電路圖（圖1-5-2（b）電流鏡2版圖.由圖1-5-3（a）所示的電路圖知道，這是規(guī)格為W=8U,L=4U,M=（1，1）的NMOS電流鏡并且他們的S極與背柵相連，前面1個NMOS的D極與G極相連。畫出其版圖如圖1-

5、5-3（b）所示。（圖1-5-3（a）電流鏡3電路圖 （ 圖1-5-3（b）電流鏡3版圖.由圖1-5-4（a）所示的電路圖知道，除去第三個NMOS，這是規(guī)格為W=4U,L=4U,M=（1，1，1）的NMOS電流鏡并且他們的S極與背柵相連。畫出其版圖,如圖1-54（b）所示。（圖1-5-4（a）電流鏡4電路圖（圖1-5-4（b）電流鏡4版圖(5).由圖1-5-5（a）的電路圖知道，這是規(guī)格為W=4U,L=8U,M=1;W=10U,L=1U,M=（2，1）的PMOS電流鏡并且規(guī)格為W=4U,L=8U,M=1的PMOS的S極與背柵相連，D極與G極相連。畫出其版圖,如圖1-5-5（b）所示。 （1-5

6、-5（a）電流鏡5電路圖（圖1-5-5（b）電流鏡5版圖.由圖1-5-6（a）所示的電路圖知道，這是規(guī)格為W=7U,L=1U,M=（1，1）的NMOS電流鏡。畫出其版圖,如圖1-5-6（b）所示。(圖1-5-6（a）) 電流鏡6電路圖 (圖1-5-6（b）)電流鏡6版圖(7).由圖1-5-7（a）所示的電路圖知道，這是規(guī)格為W=10U,L=8U,M=（1，1）的NMOS電流鏡。畫出其版圖,如圖1-5-7（b）所示。（圖1-5-7（a）電流鏡7電路圖（圖1-5-7（b）電流鏡7版圖至此，電流鏡部分已經(jīng)畫完。下面畫差分對管。 這是一個規(guī)格為W=9U,L=3U，M=（2，2）的差分對管,如圖1-6-

7、1所示。（圖1-6-1）差分對管電路圖所以要考慮匹配和添加dummy，由于M=（2，2），所以考慮2維共質(zhì)心對稱方法，擺放方式為 ，并加上規(guī)格相同的dummy如圖1-6-2所示。匹配和dummy相關(guān)：1、dummy器件的詳細(xì)描述:如果周邊環(huán)境不同，會使工藝中的刻蝕率不同。比如，線寬大，刻蝕率大，刻蝕的快慢會影響電阻等電學(xué)參數(shù)。例子：尺寸較大的管子被拆成小管子并聯(lián)時，要在兩端的小管子的柵旁加上dummy gate，這樣可以保證比較精確的電流匹配，而且這種dummy gate 的寬度可以比實際的柵寬小，各個小管子的gate 最好用metal 聯(lián)起來，如果用poly 連會引起刻蝕率的偏差。 2、 M

8、OS管的匹配主要有四方面影響因素 柵面積：匹配度與有源區(qū)面積（s=w*l）成反比關(guān)系 柵氧化層厚度：一般柵氧化層的管子匹配度較高 溝道長度調(diào)制：管子的不匹配與Vgs的不匹配成正比與溝道長度成反比。 方向：沿晶體管不同軸向制作的管子的遷移率不同，這就影響管子跨導(dǎo)的匹配度，把需要匹配的管子放在一個cell 中，避免因旋轉(zhuǎn)cell 而產(chǎn)生方向不一致。3、主要單元電路的匹配差分對管位置和連線長短都要對稱，能合為一條線的連線就要合。差分對主要使Vgs匹配，而電流鏡主要使ID匹配。4、MOS管匹配的幾點主要事項：接觸孔，metal走線不要放在有源區(qū)內(nèi)，如果metal一定要跨過有源區(qū)的話應(yīng)加入dummy走線

9、。最好把匹配管放在遠(yuǎn)離深擴散邊緣的地方，至少兩倍結(jié)深，N-well屬深擴散，pmos 要放在阱內(nèi)距阱邊較遠(yuǎn)處。盡量使用nmos管來做匹配管，因為nmos 管比pmos 管更易達(dá)到匹配。為避免由梯度引起的mismatch，采用common-centroid layout 同心結(jié)構(gòu)，且盡量緊密，差分對采用cross-coupled pairs（交叉耦合）結(jié)構(gòu)。匹配器件要遠(yuǎn)離功率器件擺放，功率大于50mw就屬于功率器件。5、電流成比例的MOS管，應(yīng)使電流方向一致，版圖中晶體管方向相同。6、配置dummy器件，使版圖周圍環(huán)境一致，結(jié)構(gòu)更加對稱。7、在處理匹配性要求高的對管時，采用交叉對稱的結(jié)構(gòu)比較好。

10、（圖1-6-2）差分對管版圖現(xiàn)在畫M=6,W=9U,L=9U的NMOS他們的S極,背柵,D極相連，如圖1-7所示。（圖1-7-1）M=6的NMOS電路圖（圖1-7-2）M=6的NMOS版圖8、現(xiàn)在畫前面的NMOS：M=1,W=5U,L=4U，G極與D極相連，S極與背柵連接如圖1-8所示。（圖1-8-1）NMOS電路圖（圖1-8-2）NMOS電路圖9、將畫好的每一個cell進行設(shè)計規(guī)格檢查即是DRC檢查。 進行DRC檢查之前要先導(dǎo)出 .gds文件，單擊file-Export-Stream.選擇需要檢查的Library-cell，在Stream File 選擇GDS文件導(dǎo)出的路徑（如圖1-9）。（

11、圖1-9）GDS文件導(dǎo)出的路徑10、打開DPTM3A.com，修改81,82行為：indisk=XXX.gds;primary=XXX（如圖1-10所示）。(圖1-10)修改DPTM3A.com11、新打開terminal，切換至/home/layout/CSMC/verify/DRC（即gds導(dǎo)出文件路徑）目錄下，輸入PDRACULA并回車?yán)^續(xù)輸入/g DPTM3A.com-/f 此時會在當(dāng)前路徑生成一個的文件-./ 執(zhí)行文件（如圖1-11所示）。（圖1-11）執(zhí)行12、完成上列步驟之后，回到版圖界面，點擊launch-Dracula interactive -DRC-setup-輸入DRC

12、所在路徑后點擊ok（如圖1-12所示）。（圖1-12-1）Dracula interactive（圖1-12-2）DRC-setup（圖1-12-3）輸入DRC所在路徑13、此時DRC檢查已全部完成，如果此時有DRC error 則說明版圖有錯誤，常見錯誤有：(1). MET1 LT 0.6 -金屬層1與金屬層1之間的距離至少應(yīng)該為0.6um。.WIDTH MET1 LT 0.6 -金屬層1至少有0.6 um寬。.POLY LT 0.5 -第一層多晶硅與第一層多晶硅之間的距離至少為0.5um。.對錯誤進行修改之后必須重新導(dǎo)出GDS文件，并重新進行DRC檢查直至無誤。所有模塊DRC檢查完成之后進

13、行總版圖繪制。 布局規(guī)劃如圖1-14所示：（圖1-14）布局布線是一個全局問題。在畫較大的電路時候是很重要的。首先確定各模塊的位置，在確定位置的時候需要考慮的問題主要有：各輸入輸出之間的連線最短，最方便；各模塊接出去連PAD的各端口方便；高頻線距離盡量短；輸入輸出之間相隔比較遠(yuǎn)等。這些問題需要在著手畫各模塊之前先有個安排。在畫好各模塊后擺放時會做調(diào)整，但大局不變。由于差分對管較大且為矩形故而放置中心位置，再將較長的電流鏡置于上方，左上方再放置一個矩形的電流鏡，將200K的電阻分為前面2個電流鏡的長度后再在版圖上面放置其他元件和模塊并布線。布線需注意： 電源線，地線，信號線的布線1、不同電路的電

14、源線和地線之間會有一些噪聲影響。模擬電路和數(shù)字電路的電源和地，還有一些敏感電路的電源線和地線都需要把它們保護起來，保證它們不相互影響。2、模擬電路和數(shù)字電路的gnd要分開。3、電源線，地線上盡量多打孔，以保證Nwell的良好接觸和p型襯底良好接地。4、信號線的布線：如果兩條信號線的走向平行，平行線間的寄生電容會把兩個信號耦合，產(chǎn)生噪聲。15、當(dāng)總版圖DRC按照上述方法檢查無誤之后進行電路圖的搭建（詳見實驗2），利用原理圖生成網(wǎng)表，用來進行LVS檢查。對于LVS檢查，網(wǎng)表是必不可少的，點擊File-Export-CDL.，會出現(xiàn)對話框選擇自己的庫Library.Browser-LDO-dianl

15、uschematic,將output File中的名字改為：dianlu.cdl，在Run Directory中添加路徑/home/layout/CSMC/LVS。單擊“OK”,在LVS文件夾下生成帶隙基準(zhǔn)電壓源的網(wǎng)表文件dianlu.cdl。16、導(dǎo)出GDS文件 file-export-stream，點擊library browser，選擇要導(dǎo)出的版圖，填入正確的路徑。 （如步驟6）17、修改驗證文件 回到LVS目錄下，打開DPTM3A.lvs，修改66，67行為： indisk=XXX.gds primary=XXX并在70行行首加“;”注釋掉或直接刪除整行。18、重新打開一個termin

16、al進入LVS目錄下，輸入大寫的LOGLVS并回車 -cir filename.cdl -con 電路原理圖頂層文件名 -x（退出）。19、在terminal中輸入PDRACULA -/g DPTM3A.lvs -/f 此時會在當(dāng)前路徑生成一個的文件-./ 執(zhí)行文件（如圖1-19所示）。(圖1-19)執(zhí)行20、回到版圖界面，lauch -Dracula interactive -LVS-setup-輸入LVS所在路徑后點擊ok（如圖1-20所示）。（圖1-20）輸入LVS所在路徑21、如版圖有誤（View LVS）則需要修改。查看LVS錯誤報告，點擊菜單欄下的LVS下的第二個show(如圖1-

17、21所示)。（圖1-21）查看LVS錯誤報告在錯誤報告中應(yīng)先修改WARNING之下的輸入輸出電源和地的部分（WARNING之上為正確，之下為錯誤），其次再看標(biāo)號是否在TEXT層（由于在按L打標(biāo)號時選擇的文本層，當(dāng)打到版圖上面時會自動變?yōu)楫?dāng)前選中的層）及標(biāo)號的+是否正確。上面的錯誤改完后在看錯誤，DISCREPANCDNS中左電路右版圖。一般錯誤為尺寸不匹配，節(jié)點錯誤（少連或多連或短路），線路短路，電阻阻值不匹配等。24、修改完成后再次導(dǎo)出GDS文件重新進行LVS檢查，直至無誤（如圖1-22所示）。（圖1-22）View LVS實驗數(shù)據(jù)和結(jié)果：1.最后的成品版圖： LVS.LVS文檔：* */N

18、* DRACULA (REV. IC6-2012 / LINUX /GENDATE: 4-JUN/2012 ) * ( Copyright 2012, Cadence ) * */N* EXEC TIME = 19:35:22 DATE = 26-DEC-2012 HOSTNAME = IC2 * INDISK PRIMARY CELL : ldo * LVSNET SUMMARY REPORT * WEFFECT VALUE= 0. * REDUCE (LAYOUT) SUMMARY REPORT * * STATISTICS BEFORE REDUCE * MOS BJT RES DIOD

19、E CAP UND BOX CELL LDD 35 0 30 0 0 0 0 0 0 OPTION TO SMASH SERIES RESISTORS (SAME SUBTYPES) IS - ON OPTION TO SMASH SERIES CAPCITORS IS - OFF OPTION TO SMASH PARALLEL DEVICES IS - ON OPTION TO CONSTRUCT MOS PARALLEL/SERIES STRUCTURES IS - ON OPTION TO SMASH PSEUDO PARALLEL DEVICES IS - ON OPTION TO

20、FORM CMOS GATES IS - ON OPTION TO EXTRACT SUBSTRATE NODES OF GATES IS - OFF OPTION TO FORM DRAMS IS - OFF OPTION TO FORM SRAMS IS - OFF * STATISTICS AFTER REDUCE * MOS BJT RES INV DIODE CAP SDWI PDWI SUPI 12 0 1 3 0 0 0 0 0 PUPI SDW PDW SUP PUP AND OR AOI NAND 0 1 0 2 0 0 0 0 0 NOR OAI UND BOX CELL

21、LDD SMID PMID MOSCAP 0 0 0 0 0 0 0 0 1 DRAM SRAM 0 0 * REDUCE (SCHEMATIC) SUMMARY REPORT * * STATISTICS BEFORE REDUCE * MOS BJT RES DIODE CAP UND BOX CELL LDD 25 0 1 0 0 0 0 0 0 * STATISTICS AFTER REDUCE * MOS BJT RES INV DIODE CAP SDWI PDWI SUPI 12 0 1 3 0 0 0 0 0 PUPI SDW PDW SUP PUP AND OR AOI NA

22、ND 0 1 0 2 0 0 0 0 0 NOR OAI UND BOX CELL LDD SMID PMID MOSCAP 0 0 0 0 0 0 0 0 1 DRAM SRAM 0 0 * LVS REPORT * DATE : 26-DEC-2012 TIME : 19:35:45 PRINTLINE = 1000 WPERCENT(MOS) = 1.000 % LPERCENT(MOS) = 1.000 % BJT EMITTER AREA CHECK: EMAPER= 2.000 % CAPACITOR VALUE CHECK: CVPER= 2.000 % RESISTOR VAL

23、UE CHECK: RVPER= 2.000 % DIODE AREA CHECK: DAPER= 2.000 % /*W : SCH. PAD VDD! MATCHED TO LAY. PAD VDD BY PADTYPE /*W : SCH. PAD VSS! MATCHED TO LAY. PAD VSS BY PADTYPE1 * * CORRESPONDENCE NODE PAIRS * * SCHEMATICS LAYOUT PAD TYPE VDD! 1 VDD 10 P VSS! 2 VSS 11 G IB_OTS 3 IB_OTS 5 I L193 4 L193 16 I O

24、SC_REF 5 OSC_REF 1 O *TOTAL = 5* NUMBER OF VALID CORRESPONDENCE NODE PAIRS = 31 * * LVS DEVICE MATCH SUMMARY * * NUMBER OF UN-MATCHED SCHEMATICS DEVICES = 0 NUMBER OF UN-MATCHED LAYOUT DEVICES = 0 NUMBER OF MATCHED SCHEMATICS DEVICES = 20 NUMBER OF MATCHED LAYOUT DEVICES = 201 * * DISCREPANCY POINTS

25、 LISTING * * NO DISCREPANCIES * * DEVICE MATCHING SUMMARY BY TYPE * * TYPE SUB-TYPE TOTAL DEVICE UN-MATCHED DEVICE SCH. LAY. SCH. LAY. MOS NN 13 13 0 0 MOS NP 12 12 0 0 RES RH 1 1 0 01 * * LVS SUMMARY (REPEATED) * * * * LVS DEVICE MATCH SUMMARY * * NUMBER OF UN-MATCHED SCHEMATICS DEVICES = 0 NUMBER

26、OF UN-MATCHED LAYOUT DEVICES = 0 NUMBER OF MATCHED SCHEMATICS DEVICES = 20 NUMBER OF MATCHED LAYOUT DEVICES = 20 * * DEVICE MATCHING SUMMARY BY TYPE * * TYPE SUB-TYPE TOTAL DEVICE UN-MATCHED DEVICE SCH. LAY. SCH. LAY. MOS NN 13 13 0 0 MOS NP 12 12 0 0 RES RH 1 1 0 0 * */L* - SCHEMATIC AND LAYOUT MAT

27、CH * *實驗總結(jié)：版圖設(shè)計是一件考驗?zāi)托暮图?xì)心的工作，最主要的是心態(tài)保持平和輕松，切忌煩躁。即使時間緊迫，也不能抱著得過且過的心態(tài)，一定要盡量做到最優(yōu)。除此之外，還需要很強的韌性。如果看到DRC和LVS出來遠(yuǎn)在預(yù)料之外的錯誤個數(shù)也不能崩潰。其實可能都是一個問題造成的，冷下心來，對照版圖與原理圖還有錯誤報告慢慢分析，仔細(xì)查找原因。逐一改過來就可以啦！2、常見DRC錯誤：常見錯誤有：MET1 LT 0.6 -金屬層1與金屬層1之間的距離至少應(yīng)該為0.6um。WIDTH MET1 LT 0.6 -金屬層1至少有0.6 um寬。POLY LT 0.5 -第一層多晶硅與第一層多晶硅之間的距離至少為0

28、.5um。3、在LVS錯誤報告中應(yīng)先修改WARNING之下的輸入輸出電源和地的部分(WARNING 之上為正確之下錯誤)，將電源、地、輸入、輸出的錯改完了后再改后面的錯誤（左邊是原理圖對應(yīng)右邊的版圖）。4、在利用快捷鍵L為線路打標(biāo)號時在對話框中選擇了他所在的層后，加到版圖界面卻是當(dāng)前選中的層，因此很易出現(xiàn)標(biāo)號不是文本層的錯誤。另外打標(biāo)號時+一定要對應(yīng)金屬上。5、所有的輸入、輸出、GND和電源要在版圖上用1根線連接起來。6、電路原理圖一定正確，不能有尺寸錯誤或少連、連錯等錯誤。7、通過學(xué)習(xí)，掌握并熟練使用Cadence，知道了dummy、匹配及布線的規(guī)則，并熟練運用DRC和LVS驗證方法及解決錯

29、誤的方法。 實驗二： LDO原理圖搭建 一、實驗?zāi)康模簩W(xué)會使用Cadence軟件搭建基本的電路圖。能夠掌握電路圖搭建過程中工藝庫的添加。熟練掌握元器件的添加，擺放，連接，檢驗，修改等。掌握電路圖連接過程中基本的快捷操作和指令。掌握網(wǎng)表文件的生成以及作用。實驗原理和內(nèi)容：1.電路圖的基本原理是調(diào)用Cadence軟件中添加的模擬庫和虛擬庫中的元器件進行電路原理圖的搭建。2.由搭建好的電路圖生成的網(wǎng)表文件將用于版圖設(shè)計中的LVS驗證。三、實驗步驟：1.打開Cadence軟件，創(chuàng)建庫和cell。點擊File菜單，出現(xiàn)下拉菜單，選命令 File-New-Library.（由于方便就直接在LDO這個Lib

30、rary中添加Cell），在Library Manager,選File-New-Cellview. 輸入Cell name后在Tool的文本框輸入第一個選項即Composer-Schematic,則會在View Name 自動出現(xiàn)Schematic。設(shè)置完成后點擊OK出現(xiàn)電路圖編輯窗口。2.添加器件，選擇命令A(yù)dd-Instance.或選擇圖標(biāo)Instance,出現(xiàn)Add Instance對話框。按鍵I是Add Instance的快捷鍵，如圖2-2所示。（圖2-2）Add Instance3.連線，Add-Wire或使用快捷鍵W連線。連線要注意器件的電極連接點為紅色方塊，當(dāng)指針靠近某一個電極連

31、接點時，會出現(xiàn)一個黃色菱形包圍電極的接點，如果要與這個電極連接，無論是線的起點或終點光標(biāo)都應(yīng)該進入紅色的電極接點。4.添加電源和地的符號。電源Vdd和地Vss在AnalogLib中選擇調(diào)用，然后進行連線。 5.添加終端，Add-Pin.或快捷鍵P。出現(xiàn)“Add Pin”的對話框。如圖2-3所示。輸入管腳的名字并注意其方向。（圖2-3）Add Pin 6.當(dāng)原理圖畫完后，進行檢查，如圖2-4所示。這里的檢查主要是針對電路圖的連接關(guān)系：連線或管腳懸空，總線與單線連接出錯等如有錯誤或警告出現(xiàn)，在“Schematic Check”中將會顯示出錯原因，可以根據(jù)它進行糾錯。（圖2-4）糾錯由于電路原理圖是

32、檢查LVS的前提，所以一定確保原理圖不出錯，仔細(xì)查看各個器件的連接，尺寸是否正確。 7.電路原理圖完成之后就要導(dǎo)出電路網(wǎng)表，點擊File-Export-CDL.，會出現(xiàn)對話框選擇自己的庫Library.Browser-LDO-XXXschematic,將output File中的名字改為：XXX.cdl，在Run Directory中添加路徑/home/layout/CSMC/LVS。單擊“OK”,在LVS文件夾下生成帶隙基準(zhǔn)電壓源的網(wǎng)表文件XXX.cdl。如對原理圖進行了改動，則必須重新導(dǎo)出網(wǎng)表文件。（本實驗網(wǎng)表名為：dianlu.cdl）實驗數(shù)據(jù)和結(jié)果：CDL:* auCdl Netlis

33、t:* * Library Name: LDO* Top Cell Name: dianlu* View Name: schematic* Netlisted on: Dec 26 18:10:00 2012*.BIPOLAR*.RESI = 2000 *.RESVAL*.CAPVAL*.DIOPERI*.DIOAREA*.EQUATION*.SCALE METER*.MEGA.PARAM*.GLOBAL vdd!+ vss!*.PIN vdd!*+ vss!* Library Name: LDO* Cell Name: dianlu* View Name: schematic*.SUBCKT dianlu IB_OTS L193 OSC_REF*.PININFO IB_OTS:I L193:I OSC_REF:OMM26 vdd! net33 OSC_REF vss! NN W=9u L=1u M=1MM25 vss! net33 vss! vss! NN W=9u L=9u M=6MM24 net40 net26 vss! vss! NN W=10u L=8u M=1MM23 net42 net26 vss! vss! NN W=10u L=8u M=1MM20 net26 net19 net40 vss!