1、【W(wǎng)ord版本下載可任意編輯】 VHDL設(shè)計中信號與變量問題的分析 摘 要：在設(shè)計過程中，如果信號和變量的定義不合適的話，設(shè)計結(jié)果完全不一樣，因此在設(shè)計過程中需要慎重使用信號和變量。 在VHDL程序設(shè)計中，可以充分利用信號或變量的系統(tǒng)默認值，來靈活實現(xiàn)設(shè)計目標。本文從應(yīng)用的角度舉例說明了VHDL設(shè)計*號與變量的區(qū)別，以及正確的使用方法，并介紹了為信號或變量賦予初始值的技巧。 概述 隨著集成電路技術(shù)的發(fā)展，用傳統(tǒng)的方法開展芯片或系統(tǒng)設(shè)計已不能滿足要求，迫切需要提高設(shè)計效率，因此能大大降低設(shè)計難度的VHDL設(shè)計方法被越來越廣泛地采用。用VHDL語言設(shè)計系統(tǒng)的主要方法是：設(shè)計者根據(jù)VHDL的語法規(guī)則

2、，對系統(tǒng)目標的邏輯行為開展描述，然后通過綜合工具開展電路構(gòu)造的綜合、編譯、優(yōu)化，通過仿真工具開展邏輯功能仿真和系統(tǒng)時延的仿真，把設(shè)計的程序到芯片中，成功地實現(xiàn)系統(tǒng)功能。 在VHDL設(shè)計中，常用的數(shù)據(jù)對象主要有三種：信號(signal)、變量(variable)和常數(shù)(constant)。信號是電子電路內(nèi)部硬件連接的抽象。它除了沒有數(shù)據(jù)流動方向說明以外，其他性質(zhì)幾乎和“端口”一樣；信號是一個全局量，它可以用來開展進程之間的通信。變量只能在進程語句、函數(shù)語句和過程語句構(gòu)造中使用，是一個局部量。 在VHDL語言中，對信號賦值是按仿真時間開展的，到了規(guī)定的仿真時間才開展賦值，而變量的賦值是立即發(fā)生的。

3、下面的例子是從賦初值的角度說明信號與變量的這種區(qū)別的。 例如用VHDL語言實現(xiàn)初值為A的十六進制的16個數(shù)的循環(huán)顯示。 對于如此的設(shè)計要求，如果用變量實現(xiàn)，則VHDL程序如下。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity sevenauto is port(clk:in std_logic; y:out std_logic_vector(6 downto 0); end sevenauto; architecture behave of sevenauto is begin

4、 process(clk) variable count:std_logic_vector(3 downto 0); variable init:std_logic; begin if (clkevent) and (clk=1) then if (init = 0) then count:= 1001; init:=1 end if; count:=count+1; case count is when 0000=yyyyyyyyyyyyyyyyy=XXXXXXX; end case; end if; end process; end behave; 在程序中，定義了變量count，希望初始

5、值為“1010”。通過實驗發(fā)現(xiàn)，在定義變量或信號時直接賦予初始值不能生效(如variable count:std_logic_vector(3 downto 0) :=“1010”)，它的初始值仍然是系統(tǒng)默認值(如count為“0000”)。正是利用這一點，通過init(初始值為0)來給count賦初值 A即“1010”，具體方法見程序中斜體部分。這樣，在個脈沖來時執(zhí)行斜體部分if語句，而第二個脈沖來時由于init不為0而是1，因此不執(zhí)行該部分語句，從而實現(xiàn)為count賦初值的功能，這樣程序從A開始開展數(shù)字的循環(huán)顯示。 如果把count類型改為signal，則結(jié)果將大不一樣。 signal c

6、ount: std_logic_vector(3 downto 0); process(clk) variable init :std_logic; begin if (clkevent) and (clk=1) then if (init = 0) then count= 1001; -(1) init := 1 end if; count=count+1; -(2) 由于信號的賦值不是立即發(fā)生的，在語句(1)后面還存在對信號count的賦值操作(2)，因此，語句(1)在此不起作用，count的值是語句 (2)的值。因此如果將count設(shè)為signal的話，程序?qū)崿F(xiàn)的是從0開始的16個十六進制數(shù)的循環(huán)。在這里，對信號賦初值的語句是不可行的。 仿真結(jié)果 將設(shè)計好的VHDL程序在Altera公司提供的軟件maxplus10.1環(huán)境下開展編譯仿真，得到的仿真結(jié)果如圖1、圖2所示，其中圖1是 count為變量的結(jié)果，圖2是count為信號的結(jié)果，其中輸出y分別與七段數(shù)碼管的abcdefg七段相連。 從圖1可以看出，在個時鐘脈沖上升沿，結(jié)果是“1110111”，數(shù)碼管顯示即為A，然后依次為b,C,d, E,F,0,1