2022/12/281

存儲(chǔ)器和可編程邏輯器件簡介8.2.3

復(fù)雜的可編程邏輯器件（CPLD）8.2.2

普通可編程邏輯器件8.2可編程邏輯器件(PLD)簡介8.2.4

現(xiàn)場可編程門陣列（FPGA）

8.2.1

概述返回結(jié)束放映2022/12/191存儲(chǔ)器和可編程邏輯器件簡介8.2.2022/12/282復(fù)習(xí)只讀存儲(chǔ)器的分類？各自特點(diǎn)？2022/12/192復(fù)習(xí)只讀存儲(chǔ)器的分類？各自特點(diǎn)？2022/12/2838.2.1概述8.2可編程邏輯器件(PLD)簡介返回1.PLD在數(shù)字集成芯片中的位置

數(shù)字SSI、MSI集成LSI、VLSI電路ASIC全定制ASIC門陣列半定制ASIC標(biāo)準(zhǔn)單元

PLD2022/12/1938.2.1概述8.2可編程邏2022/12/284（1）數(shù)字集成電路按照芯片設(shè)計(jì)方法的不同分類：①通用型SSI、MSI集成電路；②LSI、VLSI集成電路，如微處理器、單片機(jī)等；③專用集成電路ASIC（LSI或VLSI）。2022/12/194（1）數(shù)字集成電路按照芯片設(shè)計(jì)方法的不2022/12/285

（2）ASIC分類

全定制ASIC：硅片沒有經(jīng)過預(yù)加工，其各層掩模都是按特定電路功能專門制造的。半定制ASIC：按一定規(guī)格預(yù)先加工好的半成品芯片，然后再按具體要求進(jìn)行加工和制造，包括門陣列、標(biāo)準(zhǔn)單元和可編程邏輯器件(PLD)三種。2022/12/195（2）ASIC分類2022/12/2862.可編程邏輯器件(PLD)

（1）定義：PLD是廠家作為一種通用型器件生產(chǎn)的半定制電路，用戶可以利用軟、硬件開發(fā)工具對器件進(jìn)行設(shè)計(jì)和編程，使之實(shí)現(xiàn)所需要的邏輯功能。（2）PLD的基本結(jié)構(gòu)框圖其中輸入緩沖電路可產(chǎn)生輸入變量的原變量和反變量，并提供足夠的驅(qū)動(dòng)能力。

2022/12/1962.可編程邏輯器件(PLD)2022/12/287

（3）按集成度分類：①低密度PLD(LDPLD)：結(jié)構(gòu)簡單，成本低、速度高、設(shè)計(jì)簡便，但其規(guī)模較小(通常每片只有數(shù)百門)，難于實(shí)現(xiàn)復(fù)雜的邏輯。

按編程部位分類LDPLD分類與陣列或陣列輸出電路可編程類型可編程只讀存儲(chǔ)器PROM固定可編程固定半場可編程現(xiàn)場可編程邏輯陣列FPLA可編程可編程固定全場可編程可編程陣列邏輯PAL可編程固定固定半場可編程通用陣列邏輯GAL可編程固定邏輯宏單元（OLMC）半場可編程2022/12/197（3）按集成度分類：按編2022/12/288②高密度PLD(HDPLD)：分類結(jié)構(gòu)形式類型可擦除可編程邏輯器件(EPLD)與或陣列陣列型復(fù)雜可編程邏輯器件(CPLD)與或陣列陣列型現(xiàn)場可編程門陣列(FPGA)門陣列單元型

（4）PLD器件的優(yōu)點(diǎn)縮短設(shè)計(jì)周期，降低設(shè)計(jì)風(fēng)險(xiǎn)高可靠性和可加密性降低了產(chǎn)品生產(chǎn)的總費(fèi)2022/12/198②高密度PLD(HD2022/12/289

（5）常采用可編程元件(存儲(chǔ)單元)的類型：①一次性編程的熔絲或反熔絲元件；②紫外線擦除、電可編程的EPROM(UVEPROM)存儲(chǔ)單元，即UVCMOS工藝結(jié)構(gòu)；③電擦除、電可編程存儲(chǔ)單元，一類是E2PROM即E2CMOS工藝結(jié)構(gòu)，另一類是快閃(Flash)存儲(chǔ)單元；④基于靜態(tài)存儲(chǔ)器(SRAM)的編程元件。其中，③類和④類目前使用最廣泛。

2022/12/199（5）常采用可編程元件(存儲(chǔ)2022/12/2810圖8-15幾種常用邏輯符號(hào)表示方法（a）輸入緩沖器（b）

與門

（c）

或門（d）

三種連接

（6）幾種常見的邏輯符號(hào)表示方法2022/12/1910圖8-15幾種常用邏輯符號(hào)表示方2022/12/28118.2.2普通可編程邏輯器件1.可編程陣列邏輯（PAL）

（1）PAL的結(jié)構(gòu)

與陣列—可編程；或陣列—固定輸出電路—固定圖8-16PAL的結(jié)構(gòu)返回2022/12/19118.2.2普通可編程邏輯器件12022/12/2812

（2）PAL的輸出結(jié)構(gòu)①專用輸出結(jié)構(gòu)。輸出端只能輸出信號(hào)，不能兼作輸入。只能實(shí)現(xiàn)組合邏輯函數(shù)。目前常用的產(chǎn)品有PAL10H8、PAL10L8等。

2022/12/1912（2）PAL的輸出結(jié)構(gòu)2022/12/2813②可編程I/O結(jié)構(gòu)。輸出端有一個(gè)三態(tài)緩沖器，三態(tài)門受一個(gè)乘積項(xiàng)的控制。當(dāng)三態(tài)門禁止，輸出呈高阻狀態(tài)時(shí)，I/O引腳作輸入用；當(dāng)三態(tài)門被選通時(shí)，I/O引腳作輸出用。2022/12/1913②可編程I/O結(jié)構(gòu)2022/12/2814③寄存器輸出結(jié)構(gòu)。輸出端有一個(gè)D觸發(fā)器，在使能端的作用下，觸發(fā)器的輸出信號(hào)經(jīng)三態(tài)門緩沖輸出。能記憶原來的狀態(tài)，從而實(shí)現(xiàn)時(shí)序邏輯功能。2022/12/1914③寄存器輸出結(jié)構(gòu)。2022/12/2815④異或—寄存器型輸出結(jié)構(gòu)。輸出部分有兩個(gè)或門，它們的輸出經(jīng)異或門后再經(jīng)D觸發(fā)器和三態(tài)緩沖器輸出，這種結(jié)構(gòu)便于對與或邏輯陣列輸出的函數(shù)求反，還可以實(shí)現(xiàn)對寄存器狀態(tài)進(jìn)行維持操作，適用于實(shí)現(xiàn)計(jì)數(shù)器及狀態(tài)。（A⊕0=A，A⊕1=A

）2022/12/1915④異或—寄存器型輸2022/12/2816

（3）PAL的命名

PAL共有21種，通過不同的命名可以區(qū)別。圖8-17PAL的命名2022/12/1916（3）PAL的命名圖8-2022/12/2817

（4）PAL的優(yōu)點(diǎn)：

①提高了功能密度，節(jié)省了空間。通常一片PAL可以代替4～12片SSI或2～4片MSI。同時(shí)，雖然PAL只有20多種型號(hào)，但可以代替90％的通用器件，因而進(jìn)行系統(tǒng)設(shè)計(jì)時(shí)，可以大大減少器件的種類。②提高了設(shè)計(jì)的靈活性，且編程和使用都比較方便。

③有上電復(fù)位功能和加密功能，可以防止非法復(fù)制。2022/12/1917（4）PAL的優(yōu)點(diǎn)：2022/12/2818

20世紀(jì)80年代初，美國Lattice半導(dǎo)體公司研制。

GAL的結(jié)構(gòu)特點(diǎn)：輸出端有一個(gè)組態(tài)可編程的輸出邏輯宏單元OLMC，通過編程可以將GAL設(shè)置成不同的輸出方式。這樣，具有相同輸入單元的GAL可以實(shí)現(xiàn)PAL器件所有的輸出電路工作模式，故而稱之為通用可編程邏輯器件。

GAL與PAL的區(qū)別：①PAL是PROM熔絲工藝，為一次編程器件，而GAL是E2PROM工藝，可重復(fù)編程；②PAL的輸出是固定的，而GAL用一個(gè)可編程的輸出邏輯宏單元（OLMC）做為輸出電路。GAL比PAL更靈活，功能更強(qiáng)，應(yīng)用更方便，幾乎能替代所有的PAＬ器件。2．通用可編程邏輯器件（GAL）2022/12/191820世紀(jì)80年代初，美國Latt2022/12/2819

GAL分為兩大類：一類是普通型，它的與、或結(jié)構(gòu)與PAL相似，如GAL16V8，GAL20V8等。另一類為新型，其與、或陣列均可編程，與PLA相似，主要有GAL39V8。

例：普通型GAL16V8的基本特點(diǎn)。

（1）GAL的基本結(jié)構(gòu)。

①

8個(gè)輸入緩沖器和8個(gè)輸出反饋/輸入緩沖器。

②8個(gè)輸出邏輯宏單元OLMC和8個(gè)三態(tài)緩沖器，每個(gè)OLMC對應(yīng)一個(gè)I/O引腳。2022/12/1919GAL分為兩大類：2022/12/2820GAL16V8的邏輯圖2022/12/1920GAL16V8的邏輯圖2022/12/2821

GAL器件沒有獨(dú)立的或陣列結(jié)構(gòu)，各個(gè)或門放在各自的輸出邏輯宏單元（OLMC）中。

③由8×8個(gè)與門構(gòu)成的與陣列，共形成64個(gè)乘積項(xiàng)，每個(gè)與門有32個(gè)輸入項(xiàng)，由8個(gè)輸入的原變量、反變量（16）和8個(gè)反饋信號(hào)的原變量、反變量（16）組成，故可編程與陣列共有32×8×8=2048個(gè)可編程單元。④系統(tǒng)時(shí)鐘CK

和三態(tài)輸出選通信號(hào)OE的輸入緩沖器。

2022/12/1921GAL器件沒有獨(dú)立的2022/12/2822OLMC的邏輯圖

（2）輸出邏輯宏單元（OLMC）的結(jié)構(gòu)2022/12/1922OLMC的邏輯圖（2）輸2022/12/2823

或門：有8個(gè)輸入端，和來自與陣列的8個(gè)乘積項(xiàng)（PT）相對應(yīng)。異或門：用于選擇輸出信號(hào)的極性。

D觸發(fā)器：使GAL適用于時(shí)序邏輯電路。

4個(gè)多路開關(guān)（MUX）：在結(jié)構(gòu)控制字段作用下設(shè)定輸出邏輯宏單元的狀態(tài)。

2022/12/1923或門：有8個(gè)輸入端2022/12/2824圖8-18GAL的結(jié)構(gòu)控制字

（3）GAL的結(jié)構(gòu)控制字①XOR（n）：輸出極性選擇位。共有8位，分別控制8個(gè)OLMC的輸出極性。異或門的輸出D與它的輸入信號(hào)B和XOR（n）之間的關(guān)系為：

D＝B⊕XOR

當(dāng)XOR＝0時(shí)，即D=B；當(dāng)XOR＝1時(shí)，即D=B

2022/12/1924圖8-18GAL的結(jié)構(gòu)控制字2022/12/2825②SYN（n）：時(shí)序邏輯電路/組合邏輯電路選擇位。當(dāng)SYN＝0時(shí)，D觸發(fā)器處于工作狀態(tài)，OLMC可為時(shí)序邏輯電路；當(dāng)SYN=1時(shí)，D觸發(fā)器處于非工作狀態(tài)，OLMC只能是組合邏輯電路。注意：當(dāng)SYN＝0時(shí)，可以通過其它控制字，使D觸發(fā)器不被使用，這樣便可以構(gòu)成組合邏輯輸出。但只要有一個(gè)OLMC需要構(gòu)成時(shí)序邏輯電路時(shí)，就必須使SYN＝0。

③AC0、AC1（n）：與SYN相配合，用來控制輸出邏輯宏單元的輸出組態(tài)。

2022/12/1925②SYN（n）：時(shí)2022/12/2826

（4）GAL的5種工作模式SYNAC0AC1XOR功能輸出極性101/組合邏輯專用輸入三態(tài)門禁止/10001組合邏輯專用輸出低有效高有效11101組合邏輯帶反饋雙向I/O輸出低有效高有效01101時(shí)序邏輯組合I/O輸出低有效高有效01001時(shí)序邏輯寄存器輸出低有效高有效

只要寫入不同的結(jié)構(gòu)控制字，就可以得到不同類型的輸出電路結(jié)構(gòu)。

2022/12/1926（4）GAL的5種工作模式2022/12/28278.2.3復(fù)雜的可編程邏輯器件（CPLD）

基本包含三種結(jié)構(gòu)：

CPLD是陣列型高密度可編程控制器，其基本結(jié)構(gòu)形式和PAL、GAL相似，都由可編程的與陣列、固定的或陣列和邏輯宏單元組成，但集成規(guī)模都比PAL和GAL大得多。

邏輯陣列塊（LAB）可編程I/O單元可編程連線陣列（PIA）。

返回2022/12/19278.2.3復(fù)雜的可編程邏輯器件（2022/12/2828圖8-19CPLD的結(jié)構(gòu)圖2022/12/1928圖8-19CPLD的結(jié)構(gòu)圖2022/12/2829

⑴邏輯陣列塊（LAB）

一個(gè)LAB由十多個(gè)宏單元的陣列組成。每個(gè)宏單元由三個(gè)功能塊組成：邏輯陣列乘積項(xiàng)選擇矩陣可編程寄存器

它們可以被單獨(dú)的配置為時(shí)序邏輯或組合邏輯工作方式。如果每個(gè)宏單元中的乘積項(xiàng)不夠用時(shí)，還可以利用其結(jié)構(gòu)中的共享和并聯(lián)擴(kuò)展乘積項(xiàng)。2022/12/1929⑴邏輯陣列塊（LA2022/12/2830

⑵可編程I/O單元

I/O端常作為一個(gè)獨(dú)立單元處理。通過對I/O端口編程，可以使每個(gè)引腳單獨(dú)的配置為輸入輸出和雙向工作、寄存器輸入等各種不同的工作方式。

⑶可編程連線陣列在各LAB之間以及各LAB和I/O單元之間提供互連網(wǎng)絡(luò)。這種互連機(jī)制有很大的靈活性，它允許在不影響引腳分配的情況下改變內(nèi)部的設(shè)計(jì)。

2022/12/1930⑵可編程I/O單元2022/12/28318.2.4現(xiàn)場可編程門陣列（FPGA）

是20世紀(jì)80年代中期出現(xiàn)的高密度PLD。采用類似于掩模編程門陣列的通用結(jié)構(gòu)，其內(nèi)部由許多獨(dú)立的可編程邏輯模塊組成，用戶可以通過編程將這些模塊連接成所需要的數(shù)字系統(tǒng)。它具有密度高、編程速度快、設(shè)計(jì)靈活和可再配置等許多優(yōu)點(diǎn)，因此FPGA自1985年由Xilinx公司首家推出后，便受到普遍歡迎，并得到迅速發(fā)展。

FPGA的功能由邏輯結(jié)構(gòu)的配置數(shù)據(jù)決定。工作時(shí)，這些配置數(shù)據(jù)存放在片內(nèi)的SRAM或熔絲圖上?；赟RAM的FPGA器件，在工作前需要從芯片外部加載配置數(shù)據(jù)。配置數(shù)據(jù)可以存儲(chǔ)在片外的EPROM、E2PROM或計(jì)算機(jī)軟、硬盤中。人們可以控制加載過程，在現(xiàn)場修改器件的邏輯功能，即所謂現(xiàn)場編程。

返回2022/12/19318.2.4現(xiàn)場可編程門陣列（FP2022/12/2832圖8-20FPGA的基本結(jié)構(gòu)

2022/12/1932圖8-20FPGA的基本結(jié)構(gòu)2022/12/2833

FPGA的基本結(jié)構(gòu)：可編程邏輯模塊CLB

輸入／輸出模塊IOB

互連資源IR

⑴可編程邏輯模塊CLB

結(jié)構(gòu)形式：

①查找表結(jié)構(gòu)

②多路開關(guān)結(jié)構(gòu)

③多級(jí)與非門結(jié)構(gòu)。電路組成：邏輯函數(shù)發(fā)生器觸發(fā)器數(shù)據(jù)選擇器信號(hào)變換

2022/12/1933FPGA的基本結(jié)構(gòu)：⑴可編2022/12/2834

⑵可編程輸入／輸出模塊(IOB)IOB主要完成芯片內(nèi)部邏輯與外部封裝腳的接口，它通常排列在芯片的四周；提供了器件引腳和內(nèi)部邏輯陣列的接口電路。每一個(gè)IOB控制一個(gè)引腳(除電源線和地線引腳外)，將它們可定義為輸入、輸出或者雙向傳輸信號(hào)端。

2022/12/1934⑵可編程輸入／輸出模塊(2022/12/2835

⑶可編程互連資源(IR)

包括各種長度的連線線段和一些可編程連接開關(guān)。連線通路的數(shù)量與器件內(nèi)部陣列的規(guī)模有關(guān)，陣列規(guī)模越大，連線數(shù)量越多?；ミB線按相對長度分為單線、雙線和長線三種。2022/12/1935⑶可編程互連資源(IR)2022/12/2836作業(yè)題8-3返回2022/12/1936作業(yè)題8-3返回2022/12/2837

存儲(chǔ)器和可編程邏輯器件簡介8.2.3

復(fù)雜的可編程邏輯器件（CPLD）8.2.2

普通可編程邏輯器件8.2可編程邏輯器件(PLD)簡介8.2.4

現(xiàn)場可編程門陣列（FPGA）

8.2.1

概述返回結(jié)束放映2022/12/191存儲(chǔ)器和可編程邏輯器件簡介8.2.2022/12/2838復(fù)習(xí)只讀存儲(chǔ)器的分類？各自特點(diǎn)？2022/12/192復(fù)習(xí)只讀存儲(chǔ)器的分類？各自特點(diǎn)？2022/12/28398.2.1概述8.2可編程邏輯器件(PLD)簡介返回1.PLD在數(shù)字集成芯片中的位置

數(shù)字SSI、MSI集成LSI、VLSI電路ASIC全定制ASIC門陣列半定制ASIC標(biāo)準(zhǔn)單元

PLD2022/12/1938.2.1概述8.2可編程邏2022/12/2840（1）數(shù)字集成電路按照芯片設(shè)計(jì)方法的不同分類：①通用型SSI、MSI集成電路；②LSI、VLSI集成電路，如微處理器、單片機(jī)等；③專用集成電路ASIC（LSI或VLSI）。2022/12/194（1）數(shù)字集成電路按照芯片設(shè)計(jì)方法的不2022/12/2841

（2）ASIC分類

全定制ASIC：硅片沒有經(jīng)過預(yù)加工，其各層掩模都是按特定電路功能專門制造的。半定制ASIC：按一定規(guī)格預(yù)先加工好的半成品芯片，然后再按具體要求進(jìn)行加工和制造，包括門陣列、標(biāo)準(zhǔn)單元和可編程邏輯器件(PLD)三種。2022/12/195（2）ASIC分類2022/12/28422.可編程邏輯器件(PLD)

（1）定義：PLD是廠家作為一種通用型器件生產(chǎn)的半定制電路，用戶可以利用軟、硬件開發(fā)工具對器件進(jìn)行設(shè)計(jì)和編程，使之實(shí)現(xiàn)所需要的邏輯功能。（2）PLD的基本結(jié)構(gòu)框圖其中輸入緩沖電路可產(chǎn)生輸入變量的原變量和反變量，并提供足夠的驅(qū)動(dòng)能力。

2022/12/1962.可編程邏輯器件(PLD)2022/12/2843

（3）按集成度分類：①低密度PLD(LDPLD)：結(jié)構(gòu)簡單，成本低、速度高、設(shè)計(jì)簡便，但其規(guī)模較小(通常每片只有數(shù)百門)，難于實(shí)現(xiàn)復(fù)雜的邏輯。

按編程部位分類LDPLD分類與陣列或陣列輸出電路可編程類型可編程只讀存儲(chǔ)器PROM固定可編程固定半場可編程現(xiàn)場可編程邏輯陣列FPLA可編程可編程固定全場可編程可編程陣列邏輯PAL可編程固定固定半場可編程通用陣列邏輯GAL可編程固定邏輯宏單元（OLMC）半場可編程2022/12/197（3）按集成度分類：按編2022/12/2844②高密度PLD(HDPLD)：分類結(jié)構(gòu)形式類型可擦除可編程邏輯器件(EPLD)與或陣列陣列型復(fù)雜可編程邏輯器件(CPLD)與或陣列陣列型現(xiàn)場可編程門陣列(FPGA)門陣列單元型

（4）PLD器件的優(yōu)點(diǎn)縮短設(shè)計(jì)周期，降低設(shè)計(jì)風(fēng)險(xiǎn)高可靠性和可加密性降低了產(chǎn)品生產(chǎn)的總費(fèi)2022/12/198②高密度PLD(HD2022/12/2845

（5）常采用可編程元件(存儲(chǔ)單元)的類型：①一次性編程的熔絲或反熔絲元件；②紫外線擦除、電可編程的EPROM(UVEPROM)存儲(chǔ)單元，即UVCMOS工藝結(jié)構(gòu)；③電擦除、電可編程存儲(chǔ)單元，一類是E2PROM即E2CMOS工藝結(jié)構(gòu)，另一類是快閃(Flash)存儲(chǔ)單元；④基于靜態(tài)存儲(chǔ)器(SRAM)的編程元件。其中，③類和④類目前使用最廣泛。

2022/12/199（5）常采用可編程元件(存儲(chǔ)2022/12/2846圖8-15幾種常用邏輯符號(hào)表示方法（a）輸入緩沖器（b）

與門

（c）

或門（d）

三種連接

（6）幾種常見的邏輯符號(hào)表示方法2022/12/1910圖8-15幾種常用邏輯符號(hào)表示方2022/12/28478.2.2普通可編程邏輯器件1.可編程陣列邏輯（PAL）

（1）PAL的結(jié)構(gòu)

與陣列—可編程；或陣列—固定輸出電路—固定圖8-16PAL的結(jié)構(gòu)返回2022/12/19118.2.2普通可編程邏輯器件12022/12/2848

（2）PAL的輸出結(jié)構(gòu)①專用輸出結(jié)構(gòu)。輸出端只能輸出信號(hào)，不能兼作輸入。只能實(shí)現(xiàn)組合邏輯函數(shù)。目前常用的產(chǎn)品有PAL10H8、PAL10L8等。

2022/12/1912（2）PAL的輸出結(jié)構(gòu)2022/12/2849②可編程I/O結(jié)構(gòu)。輸出端有一個(gè)三態(tài)緩沖器，三態(tài)門受一個(gè)乘積項(xiàng)的控制。當(dāng)三態(tài)門禁止，輸出呈高阻狀態(tài)時(shí)，I/O引腳作輸入用；當(dāng)三態(tài)門被選通時(shí)，I/O引腳作輸出用。2022/12/1913②可編程I/O結(jié)構(gòu)2022/12/2850③寄存器輸出結(jié)構(gòu)。輸出端有一個(gè)D觸發(fā)器，在使能端的作用下，觸發(fā)器的輸出信號(hào)經(jīng)三態(tài)門緩沖輸出。能記憶原來的狀態(tài)，從而實(shí)現(xiàn)時(shí)序邏輯功能。2022/12/1914③寄存器輸出結(jié)構(gòu)。2022/12/2851④異或—寄存器型輸出結(jié)構(gòu)。輸出部分有兩個(gè)或門，它們的輸出經(jīng)異或門后再經(jīng)D觸發(fā)器和三態(tài)緩沖器輸出，這種結(jié)構(gòu)便于對與或邏輯陣列輸出的函數(shù)求反，還可以實(shí)現(xiàn)對寄存器狀態(tài)進(jìn)行維持操作，適用于實(shí)現(xiàn)計(jì)數(shù)器及狀態(tài)。（A⊕0=A，A⊕1=A

）2022/12/1915④異或—寄存器型輸2022/12/2852

（3）PAL的命名

PAL共有21種，通過不同的命名可以區(qū)別。圖8-17PAL的命名2022/12/1916（3）PAL的命名圖8-2022/12/2853

（4）PAL的優(yōu)點(diǎn)：

①提高了功能密度，節(jié)省了空間。通常一片PAL可以代替4～12片SSI或2～4片MSI。同時(shí)，雖然PAL只有20多種型號(hào)，但可以代替90％的通用器件，因而進(jìn)行系統(tǒng)設(shè)計(jì)時(shí)，可以大大減少器件的種類。②提高了設(shè)計(jì)的靈活性，且編程和使用都比較方便。

③有上電復(fù)位功能和加密功能，可以防止非法復(fù)制。2022/12/1917（4）PAL的優(yōu)點(diǎn)：2022/12/2854

20世紀(jì)80年代初，美國Lattice半導(dǎo)體公司研制。

GAL的結(jié)構(gòu)特點(diǎn)：輸出端有一個(gè)組態(tài)可編程的輸出邏輯宏單元OLMC，通過編程可以將GAL設(shè)置成不同的輸出方式。這樣，具有相同輸入單元的GAL可以實(shí)現(xiàn)PAL器件所有的輸出電路工作模式，故而稱之為通用可編程邏輯器件。

GAL與PAL的區(qū)別：①PAL是PROM熔絲工藝，為一次編程器件，而GAL是E2PROM工藝，可重復(fù)編程；②PAL的輸出是固定的，而GAL用一個(gè)可編程的輸出邏輯宏單元（OLMC）做為輸出電路。GAL比PAL更靈活，功能更強(qiáng)，應(yīng)用更方便，幾乎能替代所有的PAＬ器件。2．通用可編程邏輯器件（GAL）2022/12/191820世紀(jì)80年代初，美國Latt2022/12/2855

GAL分為兩大類：一類是普通型，它的與、或結(jié)構(gòu)與PAL相似，如GAL16V8，GAL20V8等。另一類為新型，其與、或陣列均可編程，與PLA相似，主要有GAL39V8。

例：普通型GAL16V8的基本特點(diǎn)。

（1）GAL的基本結(jié)構(gòu)。

①

8個(gè)輸入緩沖器和8個(gè)輸出反饋/輸入緩沖器。

②8個(gè)輸出邏輯宏單元OLMC和8個(gè)三態(tài)緩沖器，每個(gè)OLMC對應(yīng)一個(gè)I/O引腳。2022/12/1919GAL分為兩大類：2022/12/2856GAL16V8的邏輯圖2022/12/1920GAL16V8的邏輯圖2022/12/2857

GAL器件沒有獨(dú)立的或陣列結(jié)構(gòu)，各個(gè)或門放在各自的輸出邏輯宏單元（OLMC）中。

③由8×8個(gè)與門構(gòu)成的與陣列，共形成64個(gè)乘積項(xiàng)，每個(gè)與門有32個(gè)輸入項(xiàng)，由8個(gè)輸入的原變量、反變量（16）和8個(gè)反饋信號(hào)的原變量、反變量（16）組成，故可編程與陣列共有32×8×8=2048個(gè)可編程單元。④系統(tǒng)時(shí)鐘CK

和三態(tài)輸出選通信號(hào)OE的輸入緩沖器。

2022/12/1921GAL器件沒有獨(dú)立的2022/12/2858OLMC的邏輯圖

（2）輸出邏輯宏單元（OLMC）的結(jié)構(gòu)2022/12/1922OLMC的邏輯圖（2）輸2022/12/2859

或門：有8個(gè)輸入端，和來自與陣列的8個(gè)乘積項(xiàng)（PT）相對應(yīng)。異或門：用于選擇輸出信號(hào)的極性。

D觸發(fā)器：使GAL適用于時(shí)序邏輯電路。

4個(gè)多路開關(guān)（MUX）：在結(jié)構(gòu)控制字段作用下設(shè)定輸出邏輯宏單元的狀態(tài)。

2022/12/1923或門：有8個(gè)輸入端2022/12/2860圖8-18GAL的結(jié)構(gòu)控制字

（3）GAL的結(jié)構(gòu)控制字①XOR（n）：輸出極性選擇位。共有8位，分別控制8個(gè)OLMC的輸出極性。異或門的輸出D與它的輸入信號(hào)B和XOR（n）之間的關(guān)系為：

D＝B⊕XOR

當(dāng)XOR＝0時(shí)，即D=B；當(dāng)XOR＝1時(shí)，即D=B

2022/12/1924圖8-18GAL的結(jié)構(gòu)控制字2022/12/2861②SYN（n）：時(shí)序邏輯電路/組合邏輯電路選擇位。當(dāng)SYN＝0時(shí)，D觸發(fā)器處于工作狀態(tài)，OLMC可為時(shí)序邏輯電路；當(dāng)SYN=1時(shí)，D觸發(fā)器處于非工作狀態(tài)，OLMC只能是組合邏輯電路。注意：當(dāng)SYN＝0時(shí)，可以通過其它控制字，使D觸發(fā)器不被使用，這樣便可以構(gòu)成組合邏輯輸出。但只要有一個(gè)OLMC需要構(gòu)成時(shí)序邏輯電路時(shí)，就必須使SYN＝0。

③AC0、AC1（n）：與SYN相配合，用來控制輸出邏輯宏單元的輸出組態(tài)。

2022/12/1925②SYN（n）：時(shí)2022/12/2862

（4）GAL的5種工作模式SYNAC0AC1XOR功能輸出極性101/組合邏輯專用輸入三態(tài)門禁止/10001組合邏輯專用輸出低有效高有效11101組合邏輯帶反饋雙向I/O輸出低有效高有效01101時(shí)序邏輯組合I/O輸出低有效高有效01001時(shí)序邏輯寄存器輸出低有效高有效

只要寫入不同的結(jié)構(gòu)控制字，就可以得到不同類型的輸出電路結(jié)構(gòu)。

2022/12/1926（4）GAL的5種工作模式2022/12/28638.2.3復(fù)雜的可編程邏輯器件（CPLD）

基本包含三種結(jié)構(gòu)：

CPLD是陣列型高密度可編程控制器，其基本結(jié)構(gòu)形式和PAL、GAL相似，都由可編程的與陣列、固定的或陣列和邏輯宏單元組成，但集成規(guī)模都比PAL和GAL大得多。

邏輯陣列塊（LAB）可編程I/O單元可編程連線陣列（PIA）。

返回2022/12/19278.2.3復(fù)雜的可編程邏輯器件（2022/12/2864圖8-19CPLD的結(jié)構(gòu)圖2022/12/1928圖8-19CPLD的結(jié)構(gòu)圖2022/12/2865

⑴邏輯陣列塊（LAB）

一個(gè)LAB由十多個(gè)宏單元的陣列組成。每個(gè)宏單元由三個(gè)功能塊組成：邏輯陣列乘積項(xiàng)選擇矩陣