物理與電子工程學(xué)院

課程設(shè)計(jì)題目：8位十六進(jìn)制頻率計(jì)的設(shè)計(jì)專業(yè)：應(yīng)用電子技術(shù)教育班級(jí)：07姓名：學(xué)號(hào)：實(shí)驗(yàn)地點(diǎn)：指導(dǎo)老師：成績：(2010.07)8位十六進(jìn)制頻率計(jì)的設(shè)計(jì)現(xiàn)代電子設(shè)計(jì)技術(shù)的核心已日趨轉(zhuǎn)向基于計(jì)算機(jī)的電子設(shè)計(jì)自動(dòng)化技術(shù)，即EDA技術(shù)。EDA技術(shù)是依賴功能強(qiáng)大的計(jì)算機(jī)，在EDA工具軟件平臺(tái)上，對(duì)以硬件描述語言HDL為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成編譯、化簡、分割、綜合、布局布線以及邏輯優(yōu)化和仿真測(cè)試，直至實(shí)現(xiàn)既定的電子線路系統(tǒng)功能。而隨著技術(shù)的進(jìn)步，EDA技術(shù)更多地應(yīng)用到各個(gè)電子系統(tǒng)中已成一種趨勢(shì)，本設(shè)計(jì)主要設(shè)計(jì)一8位十六進(jìn)制頻率計(jì)。1.1設(shè)計(jì)內(nèi)容用EDA技術(shù)設(shè)計(jì)并實(shí)現(xiàn)8位十六進(jìn)制頻率計(jì)。1.2設(shè)計(jì)要求（1） FTCTRL的計(jì)數(shù)使能信號(hào)CNT_EN能產(chǎn)生一個(gè)1秒脈寬的周期信號(hào)，并對(duì)頻率計(jì)中的32位二進(jìn)制計(jì)數(shù)器COUNTER32B的ENABL使能進(jìn)行同步控制。（2） 當(dāng)CNT_EN高電平時(shí)允許計(jì)數(shù)；低電平時(shí)停止計(jì)數(shù)，并保持其所計(jì)的脈沖數(shù)。在停止計(jì)數(shù)期間，首先需要一個(gè)鎖存信號(hào)LOAD的上跳沿將計(jì)數(shù)器在前一秒鐘的計(jì)數(shù)值鎖存進(jìn)各鎖存器REG32B中，并由外部的十六進(jìn)制7段譯碼器譯出，顯示計(jì)數(shù)值。設(shè)置鎖存器的好處是數(shù)據(jù)顯示穩(wěn)定，不會(huì)由于周期性的清零信號(hào)而不斷閃爍。（3） 鎖存信號(hào)后，必須有清零信號(hào)RST_CNT對(duì)計(jì)數(shù)器進(jìn)行清零，為下一秒的計(jì)數(shù)操作作準(zhǔn)備。1.3系統(tǒng)主要功能根據(jù)頻率的定義和頻率測(cè)量的基本原理，測(cè)定信號(hào)的頻率必須有一個(gè)脈寬為1秒的輸入信號(hào)脈沖計(jì)數(shù)允許的信號(hào)；1秒計(jì)數(shù)結(jié)束后，計(jì)數(shù)值被鎖入鎖存器，計(jì)數(shù)器清零，為下一測(cè)頻周期做好準(zhǔn)備。測(cè)頻控制信號(hào)可以由一個(gè)獨(dú)立的發(fā)生器來發(fā)生。2硬件設(shè)計(jì)2.1原理電路圖圖8位十六進(jìn)制頻率計(jì)原理圖2.2主要元件及功能模塊說明.1元件說明1、 配有max+plus11軟件的計(jì)算機(jī)一臺(tái)。2、 選用FPGA芯片，如FLEX10K系列的EPF10KLC84-4。3、 FPGA適配器板：標(biāo)準(zhǔn)配置是EPF10K10接口板。4、 下載接口是數(shù)字芯片的下載接口，主要用于FPGA芯片的數(shù)據(jù)下載。5、 發(fā)光二極管。測(cè)頻控制電路設(shè)計(jì)頻率極的關(guān)鍵是設(shè)計(jì)一個(gè)測(cè)頻率控制信號(hào)發(fā)生器，產(chǎn)生測(cè)量頻率的控制時(shí)序。控制時(shí)鐘信號(hào)clk取為1Hz，2分頻后即可查聲一個(gè)脈寬為1秒的時(shí)鐘test-en，一此作為計(jì)數(shù)閘門信號(hào)。當(dāng)test-en為高電平時(shí)，允許計(jì)數(shù)；當(dāng)test-en由高電平變?yōu)榈碗娖剑ㄏ陆笛氐絹恚r(shí)，應(yīng)產(chǎn)生一個(gè)鎖存信號(hào)，將計(jì)數(shù)值保存起來；鎖存數(shù)據(jù)后，還要在下次test-en上升沿到哦來之前產(chǎn)生零信號(hào)clear，將計(jì)數(shù)器清零，為下次計(jì)數(shù)作準(zhǔn)備。FTCTRI-CNT—ENCLKKRST_CNTl_oacdVHDL程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYFTCTRLISPORT(CLKK:INSTD_LOGIC;CNT_EN:OUTSTD_LOGIC;RST_CNT:OUTSTD_LOGIC;Load:OUTSTD_LOGIC);ENDFTCTRL;ARCHITECTUREbehavOFFTCTRLISSIGNALDiv2CLK:STD_LOGIC;BEGINPROCESS(CLKK)BEGINIFCLKK'EVENTANDCLKK='1'THENDiv2CLK<=NOTDiv2CLK;ENDIF;ENDPROCESS;PROCESS(CLKK,Div2CLK)BEGINIFCLKK='0'ANDDiv2CLK='0'THENRST_CNT<='1';

ELSERST_CNT<='0';ENDIF;ENDPROCESS;Load<=NOTDiv2CLK;CNT_EN<=Div2CLK;ENDbehav;仿真結(jié)果：mm—CLKK寸RST_CNTLoad900.0nsnCNT_EN032位鎖存器當(dāng)test-en下降沿到來時(shí)，將計(jì)數(shù)器的計(jì)數(shù)值鎖存，這樣可由外部的七段譯碼器譯碼并在數(shù)碼管顯示。設(shè)置鎖存器的好處是顯示的數(shù)據(jù)穩(wěn)定，不會(huì)由于周期性的清零信號(hào)而不斷閃爍。鎖存器的位數(shù)應(yīng)跟計(jì)數(shù)器完全一樣。REG32Bl_K DOUT[31--0JDINE31?.0]1VHD程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYREG32BISPORT(LK:INSTD_LOGIC;DIN:INSTD_LOGIC_VECTOR(31DOWNTO0);DOUT:OUTSTD_LOGIC_VECTOR(31DOWNTO0));

ENDREG32B;ARCHITECTUREbehavOFREG32BISBEGINPROCESS(LK,DIN)BEGINIFLK,EVENTANDLK='1'THENDOUT<=DIN;ENDIF;ENDPROCESS;2.2.3計(jì)數(shù)器2.2.3計(jì)數(shù)器ENDbehav;仿真結(jié)果：Name: Value:r100.0nsLKS^DINDOUTr i FFFFFFFF )( CnmCXI 00000000 “X FFFFFFFF計(jì)數(shù)器以待測(cè)信號(hào)作為時(shí)鐘，清零信號(hào)clear到來時(shí)，異步清零;test-en為高電平時(shí)開始計(jì)數(shù)。計(jì)數(shù)是以十進(jìn)制數(shù)顯示，本文設(shè)計(jì)了一個(gè)簡單的10kHz以內(nèi)信號(hào)的頻率機(jī)計(jì)，如果需要測(cè)試較高的頻率信號(hào)，則將dout的輸出位數(shù)增加，當(dāng)然鎖存器的位數(shù)也要增加。VHDL程序：器的位數(shù)也要增加。VHDL程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYCOUNTER32BISPORT(FIN:INSTD_LOGIC;CLR:INSTD_LOGIC;ENABL:INSTD_LOGIC;DOUT:OUTSTD_LOGIC_VECTOR(31DOWNTO0));ENDCOUNTER32B;ARCHITECTUREbehavOFCOUNTER32BISSIGNALCQI:STD_LOGIC_VECTOR(31DOWNTO0);BEGINPROCESS(FIN,CLR,ENABL)BEGINIFCLR='1'THENCQI<=(OTHERS=>'0');ELSIFFIN'EVENTANDFIN='1'THENIFENABL='1'THENCQI<=CQI+1;ENDIF;ENDIF;ENDPROCESS;DOUT<=CQI;ENDbehav;仿真結(jié)果B-CLRDOUTName:ENABL0 - 00000000200.0ns00000001400.0nsSUU.Ons600.0ns700.0ns800.0nsB-CLRDOUTName:ENABL0 - 00000000200.0ns00000001400.0nsSUU.Ons600.0ns700.0ns800.0ns900.0ns33系統(tǒng)的軟件設(shè)計(jì)3.1仿真結(jié)果及分配管腳圖仿真結(jié)果及其分析:分配管腳圖■l，(DCLK)H■l，(DCLK)H1373□(I/O.CLKUSR)(nCE)H147221(1心)(TDI).1571頊心）DOUTOH1670□(I/O.RDYnBUSY)DOUT1a1769□(I/O.INIT_DONE>DOUT2S1868■(GNDINT)DOUT3H1967頊心）(VCCINT)H2066頊心）DOUT4B2165頊心）DOUT5H226421(1心)DOUT6H2363■(VCCINT)DOUT7H2462■D0UT31DOUT8H2561■DOUT30(GNDINT)?2660■DOUT29CLKB2759■DOUT28DOUT9H2858■DOUT27QQXI一旨竊一犯目內(nèi)4結(jié)束語本次課程設(shè)計(jì)是用Cyclone芯片及接口電路設(shè)計(jì)一個(gè)8位十六進(jìn)制頻率計(jì)，設(shè)計(jì)主要用到了多種芯片，程序也比較長比較麻煩，同時(shí)也遇到了不少困難，尤其是關(guān)于校時(shí)模塊的設(shè)計(jì)實(shí)現(xiàn)。通過本次設(shè)計(jì)，我系統(tǒng)