第五章半導(dǎo)體存儲(chǔ)器第一頁，共七十頁，2022年，8月28日5.1存儲(chǔ)器概述

一、存儲(chǔ)器的分類存儲(chǔ)器是計(jì)算機(jī)系統(tǒng)中用來存儲(chǔ)信息的部件，它是計(jì)算機(jī)中的重要硬件資源。從存儲(chǔ)程序式的馮.諾依曼經(jīng)典結(jié)構(gòu)而言，沒有存儲(chǔ)器，就無法構(gòu)成現(xiàn)代計(jì)算機(jī)。

1、按存取速度和在計(jì)算機(jī)系統(tǒng)中的地位分類兩大類：內(nèi)存（主存）和外存（輔存）第二頁，共七十頁，2022年，8月28日內(nèi)存：CPU可以通過系統(tǒng)總線直接訪問的存儲(chǔ)器，用以存儲(chǔ)計(jì)算機(jī)當(dāng)前正在使用的程序或數(shù)據(jù)。內(nèi)存要有與CPU盡量匹配的工作速度，容量較小，價(jià)格較高。內(nèi)存由順序編址的存儲(chǔ)單元構(gòu)成，開始的地址為0；內(nèi)存一般又由ROM和RAM兩部分組成。ROM－常駐軟件（如BIOS）內(nèi)存區(qū)；RAM－其余的內(nèi)存區(qū)。第三頁，共七十頁，2022年，8月28日

外存：用來存放相對(duì)來說不經(jīng)常使用的程序或者數(shù)據(jù)或者需要長期保存的信息。CPU需要使用這些信息時(shí)，必須要通過專門的設(shè)備（如磁盤，磁帶控制器等）把信息成批的傳送至內(nèi)存來（或相反）――外存只與內(nèi)存交換信息，而不能被CPU直接訪問。外存由順序編址的“塊”所組成。外存的容量大（海量存儲(chǔ)器），但由于它多數(shù)是機(jī)－電裝置所構(gòu)成，所以工作速度較慢。第四頁，共七十頁，2022年，8月28日

2、按存儲(chǔ)介質(zhì)分類：磁芯存儲(chǔ)器；半導(dǎo)體存儲(chǔ)器；磁表面存儲(chǔ)器（如磁帶，磁盤，磁鼓，磁卡等）；光盤存儲(chǔ)器（CD－ROM）；磁光式存儲(chǔ)器（用磁光材料）；第五頁，共七十頁，2022年，8月28日

3、

按存取方式分類：隨機(jī)存儲(chǔ)器（RAM）只讀存儲(chǔ)器（ROM）順序存取存儲(chǔ)器（SAM－SequentialAccessMemory），如磁帶。直接存取存儲(chǔ)器（DAM－DirectAccessMemory），如光盤，磁盤。

第六頁，共七十頁，2022年，8月28日

二、存儲(chǔ)器的性能指標(biāo)

1、存儲(chǔ)容量：設(shè)地址線位數(shù)為p，數(shù)據(jù)線位數(shù)為q，則：編址單元總數(shù)為－－位容量總數(shù)為――*q

2、存取速度：存取時(shí)間（AccessTime）存取周期（MemoryCycle）通常，存儲(chǔ)周期>存取時(shí)間第七頁，共七十頁，2022年，8月28日

*存儲(chǔ)系統(tǒng)的層次結(jié)構(gòu)：

應(yīng)用需要：存取速度快、存儲(chǔ)容量大、價(jià)格/位低。但由于技術(shù)的或經(jīng)濟(jì)的方面原因，存儲(chǔ)器的這些特性往往是相互矛盾、相互制約的。用一種存儲(chǔ)器很難同時(shí)滿足這些要求。為了發(fā)揮各種不同類型存儲(chǔ)器的長處，避開其弱點(diǎn)，應(yīng)該把他們合理地組織起來，這就出現(xiàn)了存儲(chǔ)系統(tǒng)層次結(jié)構(gòu)的概念。

第八頁，共七十頁，2022年，8月28日

金字塔結(jié)構(gòu)：第九頁，共七十頁，2022年，8月28日可將整個(gè)存儲(chǔ)系統(tǒng)看成三級(jí)：高速緩存主存（內(nèi)存）外存（輔存）也可看成兩個(gè)二級(jí)系統(tǒng)：①高速緩存－主存（一級(jí)）②主存－外存（一級(jí)）

請(qǐng)注意：這兩個(gè)二級(jí)存儲(chǔ)系統(tǒng)各自的基本功能是不相同的；前者：提高CPU訪問存儲(chǔ)器的速度；后者：彌補(bǔ)主存容量的不足。第十頁，共七十頁，2022年，8月28日

另外，這兩級(jí)存儲(chǔ)系統(tǒng)的數(shù)據(jù)通路和控制方式也不相同：高速緩存－主存的通路是：主存－外存的通路是：

第十一頁，共七十頁，2022年，8月28日5.2常用存儲(chǔ)器芯片除采用磁、光原理的輔存外，其它存儲(chǔ)器主要都是采用半導(dǎo)體存儲(chǔ)器本章介紹采用半導(dǎo)體存儲(chǔ)器及其組成主存的方法CPUCACHE主存（內(nèi)存）輔存（外存）第十二頁，共七十頁，2022年，8月28日5.2.1半導(dǎo)體存儲(chǔ)器的分類按制造工藝雙極型：速度快、集成度低、功耗大MOS型：速度慢、集成度高、功耗低按使用屬性隨機(jī)存取存儲(chǔ)器RAM：可讀可寫、斷電丟失只讀存儲(chǔ)器ROM：正常只讀、斷電不丟失詳細(xì)分類，請(qǐng)看圖示第十三頁，共七十頁，2022年，8月28日半導(dǎo)體存儲(chǔ)器只讀存儲(chǔ)器（ROM）隨機(jī)存取存儲(chǔ)器（RAM）靜態(tài)RAM（SRAM）動(dòng)態(tài)RAM（DRAM）非易失RAM（NVRAM）掩膜式ROM一次性可編程ROM（PROM）紫外線擦除可編程ROM（EPROM）電擦除可編程ROM（EEPROM）詳細(xì)展開，注意對(duì)比第十四頁，共七十頁，2022年，8月28日讀寫存儲(chǔ)器RAM組成單元速度集成度應(yīng)用SRAM觸發(fā)器快低小容量系統(tǒng)DRAM極間電容慢高大容量系統(tǒng)NVRAM帶微型電池慢低小容量非易失第十五頁，共七十頁，2022年，8月28日只讀存儲(chǔ)器ROM掩膜ROM：信息制作在芯片中，不可更改PROM：允許一次編程，此后不可更改EPROM：用紫外光擦除，擦除后可編程；并允許用戶多次擦除和編程EEPROM（E2PROM）：采用加電方法在線進(jìn)行擦除和編程，也可多次擦寫FlashMemory（閃存）：能夠快速擦寫的EEPROM，但只能按塊（Block）擦除第十六頁，共七十頁，2022年，8月28日5.2.2半導(dǎo)體存儲(chǔ)器芯片的結(jié)構(gòu)地址寄存地址譯碼存儲(chǔ)體控制電路AB數(shù)據(jù)寄存讀寫電路DBOEWECS①存儲(chǔ)體存儲(chǔ)器芯片的主要部分，用來存儲(chǔ)信息②地址譯碼電路根據(jù)輸入的地址編碼來選中芯片內(nèi)某個(gè)特定的存儲(chǔ)單元③

片選和讀寫控制邏輯選中存儲(chǔ)芯片，控制讀寫操作第十七頁，共七十頁，2022年，8月28日①存儲(chǔ)體每個(gè)存儲(chǔ)單元具有一個(gè)唯一的地址，可存儲(chǔ)1位（位片結(jié)構(gòu)）或多位（字片結(jié)構(gòu)）二進(jìn)制數(shù)據(jù)存儲(chǔ)容量與地址、數(shù)據(jù)線個(gè)數(shù)有關(guān)：芯片的存儲(chǔ)容量＝2M×N＝存儲(chǔ)單元數(shù)×存儲(chǔ)單元的位數(shù)

M：芯片的地址線根數(shù)

N：芯片的數(shù)據(jù)線根數(shù)

示例第十八頁，共七十頁，2022年，8月28日②地址譯碼電路譯碼器A5A4A3A2A1A06301存儲(chǔ)單元64個(gè)單元行譯碼A2A1A0710列譯碼A3A4A501764個(gè)單元單譯碼雙譯碼單譯碼結(jié)構(gòu)雙譯碼結(jié)構(gòu)雙譯碼可簡化芯片設(shè)計(jì)主要采用的譯碼結(jié)構(gòu)第十九頁，共七十頁，2022年，8月28日③片選和讀寫控制邏輯片選端CS*或CE*有效時(shí)，可以對(duì)該芯片進(jìn)行讀寫操作輸出OE*控制讀操作。有效時(shí)，芯片內(nèi)數(shù)據(jù)輸出該控制端對(duì)應(yīng)系統(tǒng)的讀控制線寫WE*控制寫操作。有效時(shí)，數(shù)據(jù)進(jìn)入芯片中該控制端對(duì)應(yīng)系統(tǒng)的寫控制線第二十頁，共七十頁，2022年，8月28日5.2.3隨機(jī)存取存儲(chǔ)器靜態(tài)RAMSRAM2114SRAM6264動(dòng)態(tài)RAMDRAM4116DRAM2164第二十一頁，共七十頁，2022年，8月28日1靜態(tài)RAMSRAM的基本存儲(chǔ)單元是觸發(fā)器電路每個(gè)基本存儲(chǔ)單元存儲(chǔ)二進(jìn)制數(shù)一位許多個(gè)基本存儲(chǔ)單元形成行列存儲(chǔ)矩陣SRAM一般采用“字結(jié)構(gòu)”存儲(chǔ)矩陣：每個(gè)存儲(chǔ)單元存放多位（4、8、16等）每個(gè)存儲(chǔ)單元具有一個(gè)地址第二十二頁，共七十頁，2022年，8月28日SRAM芯片6264存儲(chǔ)容量為8K×828個(gè)引腳：13根地址線A12～A08根數(shù)據(jù)線D7～D0片選CS1*、CS2讀寫WE*、OE*功能+5VWE*CS2A8A9A11OE*A10CS1*D7D6D5D4D3NCA12A7A6A5A4A3A2A1A0D0D1D2GND12345678910111213142827262524232221201918171615第二十三頁，共七十頁，2022年，8月28日2動(dòng)態(tài)RAMDRAM的基本存儲(chǔ)單元是單個(gè)場(chǎng)效應(yīng)管及其極間電容必須配備“讀出再生放大電路”進(jìn)行刷新每次同時(shí)對(duì)一行的存儲(chǔ)單元進(jìn)行刷新每個(gè)基本存儲(chǔ)單元存儲(chǔ)二進(jìn)制數(shù)一位許多個(gè)基本存儲(chǔ)單元形成行列存儲(chǔ)矩陣DRAM一般采用“位結(jié)構(gòu)”存儲(chǔ)體：每個(gè)存儲(chǔ)單元存放一位需要8個(gè)存儲(chǔ)芯片構(gòu)成一個(gè)字節(jié)單元每個(gè)字節(jié)存儲(chǔ)單元具有一個(gè)地址第二十四頁，共七十頁，2022年，8月28日5.2.4只讀存儲(chǔ)器EPROMEPROM2716EPROM2764EEPROMEEPROM2717AEEPROM2864A第二十五頁，共七十頁，2022年，8月28日1EPROM頂部開有一個(gè)圓形的石英窗口，用于紫外線透過擦除原有信息一般使用專門的編程器（燒寫器）進(jìn)行編程編程后，應(yīng)該貼上不透光封條出廠未編程前，每個(gè)基本存儲(chǔ)單元都是信息1編程就是將某些單元寫入信息0第二十六頁，共七十頁，2022年，8月28日EPROM芯片2716存儲(chǔ)容量為2K×824個(gè)引腳：11根地址線A10～A08根數(shù)據(jù)線DO7～DO0片選/編程CE*/PGM讀寫OE*編程電壓VPP功能VDDA8A9VPPOE*A10CE*/PGMDO7DO6DO5DO4DO3123456789101112242322212019181716151413A7A6A5A4A3A2A1A0DO0DO1DO2Vss第二十七頁，共七十頁，2022年，8月28日EPROM芯片2764存儲(chǔ)容量為8K×828個(gè)引腳：13根地址線A12～A08根數(shù)據(jù)線D7～D0片選CE*編程PGM*讀寫OE*編程電壓VPP功能VppA12A7A6A5A4A3A2A1A0D0D1D2GNDVccPGM*NCA8A9A11OE*A10CE*D7D6D5D4D312345678910111213142827262524232221201918171615第二十八頁，共七十頁，2022年，8月28日EPROM芯片2725612345678910111213141516171819202122232425262728VppA12A7A6A5A4A3A2A1A0D0D1D2GNDD3D4D5D6D7CEA10OEA11A9A8A13A14Vcc27256引腳圖A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0CEOED7D6D5D4D3D2D1D027256邏輯圖第二十九頁，共七十頁，2022年，8月28日2EEPROM用加電方法，進(jìn)行在線（無需拔下，直接在電路中）擦寫（擦除和編程一次完成）有字節(jié)擦寫、塊擦寫和整片擦寫方法并行EEPROM：多位同時(shí)進(jìn)行串行EEPROM：只有一位數(shù)據(jù)線第三十頁，共七十頁，2022年，8月28日EEPROM芯片2817A存儲(chǔ)容量為2K×828個(gè)引腳：11根地址線A10～A08根數(shù)據(jù)線I/O7～I(xiàn)/O0片選CE*讀寫OE*、WE*狀態(tài)輸出RDY/BUSY*功能NCA12A7A6A5A4A3A2A1A0I/O0I/O1I/O2GNDVccWE*NCA8A9NCOE*A10CE*I/O7I/O6I/O5I/O4I/O312345678910111213142827262524232221201918171615第三十一頁，共七十頁，2022年，8月28日EEPROM芯片2864A存儲(chǔ)容量為8K×828個(gè)引腳：13根地址線A12～A08根數(shù)據(jù)線I/O7～I(xiàn)/O0片選CE*讀寫OE*、WE*功能VccWE*NCA8A9A11OE*A10CE*I/O7I/O6I/O5I/O4I/O3NCA12A7A6A5A4A3A2A1A0I/O0I/O1I/O2GND12345678910111213142827262524232221201918171615第三十二頁，共七十頁，2022年，8月28日5.3存儲(chǔ)器與CPU的接口這是本章的重點(diǎn)內(nèi)容SRAM、EPROM與CPU的連接譯碼方法同樣適合I/O端口第三十三頁，共七十頁，2022年，8月28日5.3.1存儲(chǔ)芯片與CPU的連接存儲(chǔ)芯片的數(shù)據(jù)線存儲(chǔ)芯片的地址線存儲(chǔ)芯片的片選端存儲(chǔ)芯片的讀寫控制線第三十四頁，共七十頁，2022年，8月28日1.存儲(chǔ)芯片數(shù)據(jù)線的處理若芯片的數(shù)據(jù)線正好8根：一次可從芯片中訪問到8位數(shù)據(jù)全部數(shù)據(jù)線與系統(tǒng)的8位數(shù)據(jù)總線相連若芯片的數(shù)據(jù)線不足8根：一次不能從一個(gè)芯片中訪問到8位數(shù)據(jù)利用多個(gè)芯片擴(kuò)充數(shù)據(jù)位這個(gè)擴(kuò)充方式簡稱“位擴(kuò)充”第三十五頁，共七十頁，2022年，8月28日位擴(kuò)充2114（1）A9～A0I/O4～I(xiàn)/O1片選D3～D0D7～D4A9～A02114（2）A9～A0I/O4～I(xiàn)/O1CECE多個(gè)位擴(kuò)充的存儲(chǔ)芯片的數(shù)據(jù)線連接于系統(tǒng)數(shù)據(jù)總線的不同位數(shù)其它連接都一樣這些芯片應(yīng)被看作是一個(gè)整體常被稱為“芯片組”第三十六頁，共七十頁，2022年，8月28日2.存儲(chǔ)芯片地址線的連接芯片的地址線通常應(yīng)全部與系統(tǒng)的低位地址總線相連尋址時(shí)，這部分地址的譯碼是在存儲(chǔ)芯片內(nèi)完成的，我們稱為“片內(nèi)譯碼”第三十七頁，共七十頁，2022年，8月28日片內(nèi)譯碼A9～A0存儲(chǔ)芯片000H001H002H…3FDH3FEH3FFH全0全100…0000…0100…10…11…0111…1011…11范圍（16進(jìn)制）A9～A0第三十八頁，共七十頁，2022年，8月28日3.存儲(chǔ)芯片片選端的譯碼存儲(chǔ)系統(tǒng)常需利用多個(gè)存儲(chǔ)芯片擴(kuò)充容量也就是擴(kuò)充了存儲(chǔ)器地址范圍進(jìn)行“地址擴(kuò)充”，需要利用存儲(chǔ)芯片的片選端對(duì)多個(gè)存儲(chǔ)芯片（組）進(jìn)行尋址這個(gè)尋址方法，主要通過將存儲(chǔ)芯片的片選端與系統(tǒng)的高位地址線相關(guān)聯(lián)來實(shí)現(xiàn)這種擴(kuò)充簡稱為“地址擴(kuò)充”或“字?jǐn)U充”第三十九頁，共七十頁，2022年，8月28日地址擴(kuò)充（字?jǐn)U充）片選端D7～D0A19～A10A9～A0（2）A9～A0D7～D0CE（1）A9～A0D7～D0CE譯碼器00000000010000000000第四十頁，共七十頁，2022年，8月28日片選端常有效A19～A15 A14～A0 全0～全1D7～D027256EPROMA14～A0CE令芯片（組）的片選端常有效不與系統(tǒng)的高位地址線發(fā)生聯(lián)系芯片（組）總處在被選中的狀態(tài)雖簡單易行、但無法再進(jìn)行地址擴(kuò)充，會(huì)出現(xiàn)“地址重復(fù)”第四十一頁，共七十頁，2022年，8月28日地址重復(fù)一個(gè)存儲(chǔ)單元具有多個(gè)存儲(chǔ)地址的現(xiàn)象原因：有些高位地址線沒有用、可任意使用地址：出現(xiàn)地址重復(fù)時(shí)，常選取其中既好用、又不沖突的一個(gè)“可用地址”例如：00000H～07FFFH選取的原則：高位地址全為0的地址高位地址譯碼才更好第四十二頁，共七十頁，2022年，8月28日⑴譯碼和譯碼器譯碼：將某個(gè)特定的“編碼輸入”翻譯為唯一“有效輸出”的過程譯碼電路可以使用門電路組合邏輯譯碼電路更多的是采用集成譯碼器常用的2:4譯碼器74LS139常用的3:8譯碼器74LS138常用的4:16譯碼器74LS154第四十三頁，共七十頁，2022年，8月28日⑵全譯碼所有的系統(tǒng)地址線均參與對(duì)存儲(chǔ)單元的譯碼尋址包括低位地址線對(duì)芯片內(nèi)各存儲(chǔ)單元的譯碼尋址（片內(nèi)譯碼），高位地址線對(duì)存儲(chǔ)芯片的譯碼尋址（片選譯碼）采用全譯碼，每個(gè)存儲(chǔ)單元的地址都是唯一的，不存在地址重復(fù)譯碼電路可能比較復(fù)雜、連線也較多示例第四十四頁，共七十頁，2022年，8月28日全譯碼示例A15A14A13A16CBAE3138

2764A19A18A17A12～A0CEY6E2E1IO/M1C000H1DFFFH全0全100011100001110地址范圍A12～A0A19A18A17A16A15A14A13第四十五頁，共七十頁，2022年，8月28日⑶部分譯碼只有部分（高位）地址線參與對(duì)存儲(chǔ)芯片的譯碼每個(gè)存儲(chǔ)單元將對(duì)應(yīng)多個(gè)地址（地址重復(fù)），需要選取一個(gè)可用地址可簡化譯碼電路的設(shè)計(jì)但系統(tǒng)的部分地址空間將被浪費(fèi)示例第四十六頁，共七十頁，2022年，8月28日部分譯碼示例138A17

A16A11～A0A14

A13A12(4)(3)(2)(1)2732273227322732CBAE3E2E1IO/MCECECECEY0Y1Y2Y3A19～

A15A14～

A12A11～A0一個(gè)可用地址1234××10×××10×××10×××10×000001010011全0～全1全0～全1全0～全1全0～全120000H～20FFFH21000H～21FFFH22000H～22FFFH23000H～23FFFH第四十七頁，共七十頁，2022年，8月28日⑷線選譯碼只用少數(shù)幾根高位地址線進(jìn)行芯片的譯碼，且每根負(fù)責(zé)選中一個(gè)芯片（組）雖構(gòu)成簡單，但地址空間嚴(yán)重浪費(fèi)必然會(huì)出現(xiàn)地址重復(fù)一個(gè)存儲(chǔ)地址會(huì)對(duì)應(yīng)多個(gè)存儲(chǔ)單元多個(gè)存儲(chǔ)單元共用的存儲(chǔ)地址不應(yīng)使用示例第四十八頁，共七十頁，2022年，8月28日線選譯碼示例A14A12～A0A13(1)2764(2)2764

CECEA19～

A15A14A13A12～A0一個(gè)可用地址12××××××××××1001全0～全1全0～全104000H～05FFFH02000H～03FFFH切記：A14A13＝00的情況不能出現(xiàn)00000H～01FFFH的地址不可使用第四十九頁，共七十頁，2022年，8月28日片選端譯碼小結(jié)存儲(chǔ)芯片的片選控制端可以被看作是一根最高位地址線在系統(tǒng)中，主要與地址發(fā)生聯(lián)系：包括地址空間的選擇（接系統(tǒng)的IO/M*信號(hào)）和高位地址的譯碼選擇（與系統(tǒng)的高位地址線相關(guān)聯(lián)）對(duì)一些存儲(chǔ)芯片通過片選無效可關(guān)閉內(nèi)部的輸出驅(qū)動(dòng)機(jī)制，起到降低功耗的作用第五十頁，共七十頁，2022年，8月28日4.存儲(chǔ)芯片的讀寫控制芯片OE*與系統(tǒng)的讀命令線相連當(dāng)芯片被選中、且讀命令有效時(shí)，存儲(chǔ)芯片將開放并驅(qū)動(dòng)數(shù)據(jù)到總線芯片WE*與系統(tǒng)的寫命令線相連當(dāng)芯片被選中、且寫命令有效時(shí)，允許總線數(shù)據(jù)寫入存儲(chǔ)芯片第五十一頁，共七十頁，2022年，8月28日5.3.2舉例例1.用譯碼法連接容量為64K*8的存儲(chǔ)器，若用8K*8的存儲(chǔ)器芯片，共需多少片?共需多少根地址線?其中幾根作字選線?幾根作片選線?試用74LSl38畫出譯碼電路，并標(biāo)出其輸出線的選址范圍。若改用線選法能夠組成多大容量的存儲(chǔ)器?試寫出各線選線的選址范圍。

第五十二頁，共七十頁，2022年，8月28日第五十三頁，共七十頁，2022年，8月28日A15—A13其3根地址線各選一片8K*8的存儲(chǔ)器芯片，故僅能組成容量為24K*8的存儲(chǔ)器，A15、A14和A13所選芯片的地址范圍分別為：6000H~7FFFH、A000H~BFFFH和C000H~DFFFH。

A15A14A13A12A11

A10A9A8A7A6

A5A4A3

A2

A1A01010000000000000

1

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011111111111111地址范圍：A000H~BFFFH

第五十四頁，共七十頁，2022年，8月28日5.3.2舉例（續(xù)）例2.8K的EPROM和4K靜態(tài)RAM的連接。方法1：譯碼器按大容量芯片連結(jié)

地址范圍是：EPROM2732為8000H～8FFFH和9000H～9FFFH。靜態(tài)RAM6116為A000H～A7FFH和A800H～AFFFH。

第五十五頁，共七十頁，2022年，8月28日方法2：譯碼器按小容量芯片連結(jié)第五十六頁，共七十頁，2022年，8月28日方法3：線選法地址范圍是：EPROM2732為F000H～FFFFH和C000H～CFFFH。靜態(tài)RAM6116為A000H～A7FFH或A800~AFFFH和6000H～67FFH或6800~6FFFH。第五十七頁，共七十頁，2022年，8月28日方法3：線選法（續(xù)）地址范圍是：2732為0000H～0FFFH和3000H～3FFFH；

6116為5000H～57FFH或5800H～5FFFH和9000H～97FFH或9800H～9FPFH。

第五十八頁，共七十頁，2022年，8月28日5.3.3存儲(chǔ)芯片與CPU的配合存儲(chǔ)芯片與CPU總線的連接，還有兩個(gè)很重要的問題：CPU的總線負(fù)載能力CPU能否帶動(dòng)總線上包括存儲(chǔ)器在內(nèi)的連接器件存儲(chǔ)芯片與CPU總線時(shí)序的配合CPU能否與存儲(chǔ)器的存取速度相配合第五十九頁，共七十頁，2022年，8月28日1.總線驅(qū)動(dòng)CPU的總線驅(qū)動(dòng)能力有限單向傳送的地址和控制總線，可采用三態(tài)鎖存器和三態(tài)單向驅(qū)動(dòng)器等來加以鎖存和驅(qū)動(dòng)雙向傳送的數(shù)據(jù)總線，可以采用三態(tài)雙向驅(qū)動(dòng)器來加以驅(qū)動(dòng)第六十頁，共七十頁，2022年，8月28日2.時(shí)序配合分析存儲(chǔ)器的存取速度是否滿足CPU總線時(shí)序的要求如果不能滿足：考慮更換芯片總線周期中插入等待狀態(tài)TW切記：時(shí)序配合是連接中的難點(diǎn)第六十一頁，共七十頁，2022年，8月28日第5章教學(xué)要求1.了解各類半導(dǎo)體存儲(chǔ)器的應(yīng)用特點(diǎn)；2.

熟悉半導(dǎo)體存儲(chǔ)器芯片的結(jié)構(gòu)；3.掌握SRAM、EPROM的引腳功能；4.理解SRAM讀寫原理、EPROM和EEPROM工作方式第六十二頁，共七十頁，2022年，8月28日第5章教學(xué)要求（續(xù)）5.掌握存儲(chǔ)芯片與CPU連接的方法，特別是片選端的處理；6.

了解存儲(chǔ)芯片與CPU連接的總線驅(qū)動(dòng)和時(shí)序配合問題。習(xí)題（第198頁）——1、3、5第六十三頁，共七十頁，2022年，8月28日32K×8的SRAM芯片622561234567891011121