§4.3組合電路邏輯分析組合邏輯電路的分析是以給定的數(shù)字邏輯硬件電路為起點(diǎn)，通過(guò)導(dǎo)出描述該電路的布爾表達(dá)式〔邏輯表達(dá)式〕、真值表、時(shí)序圖或其它描述電路工作行為特性的形式來(lái)說(shuō)明組合數(shù)字電路的邏輯功能。分析組合邏輯電路的目的，就是要獲取對(duì)電路的某種描述形式〔真值表，邏輯函數(shù)表達(dá)式等〕。組合電路的一般的分析步驟歸納如下：

確定輸入變量〔自變量〕和輸出變量〔函數(shù)〕。確定輸出函數(shù)關(guān)于輸入變量的邏輯表達(dá)式。

10/3/20231組合電路的一般的分析步驟歸納如下〔續(xù)〕：化簡(jiǎn)變換。由函數(shù)邏輯表達(dá)式列出真值表。按要求畫出給定輸入鼓勵(lì)波形下的輸出波形，說(shuō)明電路的邏輯功能。真值表是分析〔也是設(shè)計(jì)〕組合邏輯電路的最根本、最本質(zhì)和最有效的工具。哪一種組合電路的描述形式有可能會(huì)被最方便、最快捷地得到，就先導(dǎo)出哪一種描述形式，然后再根據(jù)要求導(dǎo)出其它的電路描述形式。10/3/20232【例4.11】分析圖示的電路。按給定鼓勵(lì)信號(hào)的波形畫出相應(yīng)的輸出波形。〔1〕寫邏輯表達(dá)式〔2〕變換10/3/20233〔3〕列真值表〔4〕畫波形圖〔5〕說(shuō)明電路的邏輯功能此電路是一個(gè)“異或〞電路。10/3/20234【例4.14】試確定圖示電路輸出函數(shù)的最小項(xiàng)之和式。其中，F(xiàn)A是全加器；S1是多路選擇器MUX選擇端的最高有效位。寫邏輯表達(dá)式確定輸入變量為A、B、C和D；輸出變量為F。10/3/2023510/3/2023610/3/2023710/3/20238【例4.15】圖示電路是由5個(gè)半加器HA0～HA4所組成的。圖中標(biāo)有問(wèn)號(hào)“？〞的輸出端上會(huì)出現(xiàn)什么樣的邏輯函數(shù)，用最小項(xiàng)之和式表示。10/3/2023910/3/202310§4.4組合電路邏輯設(shè)計(jì)組合電路的邏輯設(shè)計(jì)〔簡(jiǎn)稱“設(shè)計(jì)〞〕是組合電路邏輯分析的逆過(guò)程。組合電路的設(shè)計(jì)有時(shí)也叫“組合邏輯網(wǎng)絡(luò)的綜合〞。用以實(shí)現(xiàn)邏輯函數(shù)布爾表達(dá)式的硬件電路形式大致有如下幾類：

小規(guī)模數(shù)字集成電路，簡(jiǎn)稱SSI。中規(guī)模數(shù)字集成電路，簡(jiǎn)稱MSI。只讀存儲(chǔ)器ROM。小規(guī)模可編程邏輯器件，如：PLA、PAL、GAL等。

10/3/202311大規(guī)?？删幊踢壿嬈骷?，目前主要有CPLD〔復(fù)雜可編程邏輯器件〕和FPGA〔現(xiàn)場(chǎng)可編程門陣列〕。10/3/2023124.4.1用小規(guī)模集成電路(SSI)實(shí)現(xiàn)邏輯函數(shù)1.用SSI實(shí)現(xiàn)邏輯函數(shù)實(shí)現(xiàn)電路設(shè)計(jì)的最簡(jiǎn)標(biāo)準(zhǔn)是：所用門數(shù)最少；每個(gè)門的輸入端數(shù)最少。這就是所謂的最小化設(shè)計(jì)。

“與或〞表達(dá)式，其中包括標(biāo)準(zhǔn)“與或〞式——最小項(xiàng)之和式。最小項(xiàng)之和式是“與或〞表達(dá)式的一種特例；“或與〞表達(dá)式，其中包括標(biāo)準(zhǔn)“或與〞式——最大項(xiàng)之積式。最大項(xiàng)之積式是“或與〞表達(dá)式的一種特例；“與非—與非〞表達(dá)式；“或非—或非〞表達(dá)式；10/3/202313“與或非〞表達(dá)式。2.使用SSI時(shí)的兩個(gè)問(wèn)題(1)輸入無(wú)反變量10/3/202314把(1)、(2)代入(3)：分別對(duì)(1)、(2)、(4)求反：不含反變量不含反變量不含反變量10/3/20231510/3/202316(2)多輸出函數(shù)的設(shè)計(jì)這個(gè)問(wèn)題在節(jié)“多輸出函數(shù)的卡諾圖化簡(jiǎn)法〞里已經(jīng)講過(guò)。10/3/2023174.4.2用中規(guī)模集成電路(MSI)實(shí)現(xiàn)邏輯函數(shù)用MSI實(shí)現(xiàn)組合電路的最正確標(biāo)準(zhǔn)是：所用的MSI組件模塊最少，連線最少。用以實(shí)現(xiàn)組合邏輯函數(shù)的MSI主要有兩種——“譯碼器〞和“數(shù)據(jù)選擇器〞〔MUX〕。這兩種MSI有一個(gè)共同的特點(diǎn)——它們都具有最小項(xiàng)發(fā)生器。

10/3/2023181.用譯碼器實(shí)現(xiàn)邏輯函數(shù)一個(gè)n-2n的譯碼器具有n個(gè)輸入端、2n個(gè)輸出端。當(dāng)n個(gè)輸入變量Xn-1，Xn-2，……，X1，X0的每一種可能的組合施加于譯碼器的輸入端時(shí)，譯碼器有且僅有一個(gè)輸出端的信號(hào)是邏輯“1〞，其余輸出端的信號(hào)都是邏輯“0〞，即：……n-2n譯碼器是一個(gè)輸入n變量的最小項(xiàng)發(fā)生器。10/3/202319另一方面，任何一個(gè)n變量的邏輯函數(shù)，都可以寫成假設(shè)干個(gè)n變量最小項(xiàng)之和。用一個(gè)n-2n譯碼器再輔以適當(dāng)?shù)倪壿嬮T電路，就可以實(shí)現(xiàn)任何一個(gè)n變量的邏輯函數(shù)。因?yàn)椋核援?dāng)n-2n譯碼器的輸出是高電平有效時(shí)，用此譯碼器和一個(gè)“或〞門就可以實(shí)現(xiàn)任意一個(gè)n變量的邏輯函數(shù)。因?yàn)椋核援?dāng)n-2n譯碼器的輸出是低電平有效時(shí)，用此譯碼器和一個(gè)“與非〞門就可以實(shí)現(xiàn)任意一個(gè)n變量的邏輯函數(shù)。10/3/202320因?yàn)椋核援?dāng)n-2n譯碼器的輸出是低電平有效時(shí)，用此譯碼器和一個(gè)“與〞門就可以實(shí)現(xiàn)任意一個(gè)n變量的邏輯函數(shù)。因?yàn)椋核援?dāng)n-2n譯碼器的輸出是高電平有效時(shí)，用此譯碼器和一個(gè)“或非〞門就可以實(shí)現(xiàn)任意一個(gè)n變量的邏輯函數(shù)。10/3/202321【例4.16】用譯碼器配適宜當(dāng)?shù)倪壿嬮T實(shí)現(xiàn)如下的邏輯函數(shù)：用一個(gè)輸出為高電平有效的3-8譯碼器與一個(gè)“或〞門相配合來(lái)實(shí)現(xiàn)邏輯函數(shù)F，即：10/3/202322用一個(gè)輸出為低電平有效的3-8譯碼器與一個(gè)“與非〞門相配合來(lái)實(shí)現(xiàn)邏輯函數(shù)F，即：10/3/202323用一個(gè)輸出為低電平有效的3-8譯碼器和一個(gè)“與〞門相配合來(lái)實(shí)現(xiàn)邏輯函數(shù)F，即：10/3/202324用一個(gè)輸出為高電平有效的3-8譯碼器和一個(gè)“或非〞門相配合來(lái)實(shí)現(xiàn)邏輯函數(shù)F，即：用譯碼器實(shí)現(xiàn)組合電路時(shí)要選擇最具有本錢效率的電路。顯然上例中后兩者最簡(jiǎn)單、最易實(shí)現(xiàn)，本錢也最低。10/3/202325【例4.17】利用一片74LS154和適當(dāng)?shù)倪壿嬮T電路實(shí)現(xiàn)如下的邏輯函數(shù)：解：10/3/20232610/3/202327用一個(gè)n-2n譯碼器和假設(shè)干個(gè)適當(dāng)?shù)倪壿嬮T電路相配合，可以同時(shí)實(shí)現(xiàn)多個(gè)n變量的邏輯函數(shù)。10/3/2023282.用多路選擇器〔MUX〕實(shí)現(xiàn)邏輯函數(shù)mi是由選擇變量Sk-1Sk-2…S1S0所構(gòu)成的最小項(xiàng)；Di是2k個(gè)數(shù)據(jù)輸入端〔取值為“1〞或“0〞〕。另一方面，一個(gè)具有n個(gè)邏輯變量的函數(shù)F，其最小項(xiàng)之和式為：

mi是由函數(shù)自變量Xn-1Xn-2…X1X0所構(gòu)成的最小項(xiàng)；ai是最小項(xiàng)的系數(shù)〔取值為“1〞或“0〞〕。10/3/2023292k-1MUX實(shí)際上是一個(gè)含有可被“使能〞的k變量的最小項(xiàng)發(fā)生器。比較(1)式和(2)式,假設(shè)令n=k,Si=Xi，Di=ai，那么(1)式與(2)式等效。用MUX的選擇變量Sk-1Sk-2…S1S0〔選擇碼〕去產(chǎn)生函數(shù)的最小項(xiàng)，而用MUX的數(shù)據(jù)輸入Di去“使能〞所要實(shí)現(xiàn)的邏輯函數(shù)最小項(xiàng)之和式中所含有的最小項(xiàng)。這就是用MUX實(shí)現(xiàn)邏輯函數(shù)的根本原理。10/3/202330【例4.19】用一片74LS151實(shí)現(xiàn)如下的邏輯函數(shù)

10/3/202331①

n<k的情況：函數(shù)最小項(xiàng)的總個(gè)數(shù)少于MUX數(shù)據(jù)輸入端的個(gè)數(shù)。這時(shí)，要將多余的MUX數(shù)據(jù)輸入端和選擇控制變量輸入端作邏輯上的處理，即：按需要接“1〞或接“0〞?！纠?.20】用74LS151實(shí)現(xiàn)兩變量X1和X0的“異或〞函數(shù)F和“同或〞函數(shù)G。F(X1,X0)=X1⊕X0G(X1,X0)=X⊙X010/3/202332當(dāng)n<k時(shí)，選用不同的選擇控制變量輸入端作為函數(shù)自變量的輸入，就對(duì)應(yīng)了使用不同的數(shù)據(jù)輸入端作為最小項(xiàng)的“選通〞輸入。那些舍棄不用的數(shù)據(jù)輸入端，可按約束項(xiàng)來(lái)處理，即：它們接“1〞、接“0〞都可以。10/3/202333與“譯碼器〞不同的是：一個(gè)“多路選擇器〞MUX只能實(shí)現(xiàn)一個(gè)邏輯函數(shù)，它不能同時(shí)實(shí)現(xiàn)多個(gè)邏輯函數(shù)。10/3/202334②

n>k的情況：函數(shù)最小項(xiàng)的總個(gè)數(shù)大于MUX數(shù)據(jù)輸入端的個(gè)數(shù)，即：函數(shù)自變量的個(gè)數(shù)要多于MUX的選擇控制變量的個(gè)數(shù)。這時(shí)應(yīng)該采用變量別離法來(lái)實(shí)現(xiàn)邏輯函數(shù)。所謂變量別離法，就是從函數(shù)的n個(gè)自變量中選取k個(gè)變量作為MUX的選擇控制變量〔接到選擇控制輸入端上〕，而剩下的(n-k)個(gè)自變量叫做“引入變量〞，將這些引入變量構(gòu)成所謂的“余函數(shù)〞fi，再將這些fi接到MUX相應(yīng)的數(shù)據(jù)輸入端Di上。10/3/202335【例4.21】用4-1MUX實(shí)現(xiàn)邏輯函數(shù)F(A,B,C)F(A,B,C)10/3/202336【例4.21】用4-1MUX實(shí)現(xiàn)邏輯函數(shù)F(A,B,C)F(A,B,C)10/3/202337F(A,B,C)在所有自變量的反變量都存在的前提下，一個(gè)具有k個(gè)選擇輸入端的2k－1MUX，不用附加任何門電路，就可以實(shí)現(xiàn)變量為n≤k+1的邏輯函數(shù)。10/3/202338【例4.22】試用此4-1MUX實(shí)現(xiàn)邏輯函數(shù)F(A,B,C,D)以A、B作為MUX的選擇控制變量，那么余函數(shù)為fi(C,D)〔i=0～3〕。F(A,B,C,D)相應(yīng)的余函數(shù)為：

f0(C,D)=；f1(C,D)=；f2(C,D)=；f3(C,D)=10/3/202339以B、D作為MUX的選擇控制變量，那么余函數(shù)為fi(A,C)〔i=0～3〕。F(A,B,C,D)相應(yīng)的余函數(shù)為：

f0(A,C)=；f1(A,C)=0；f2(A,C)=1；f3(A,C)=C

10/3/202340f0(C,D)=；f1(C,D)=；f2(C,D)=；f3(C,D)=f0(A,C)=；f1(A,C)=0；f2(A,C)=1；f3(A,C)=C

比較兩組余函數(shù)，顯然后一組余函數(shù)比前一組余函數(shù)更簡(jiǎn)單。10/3/202341【例4.23】續(xù)例4.22。用卡諾圖法確定充當(dāng)MUX選擇變量的函數(shù)自變量，以使得所產(chǎn)生的余函數(shù)相對(duì)最為簡(jiǎn)單。f0(C,D)=f2(C,D)=f1(C,D)=f3(C,D)=f0(A,B)=f2(A,B)=1f1(A,B)=0f3(A,B)=Bf0(A,C)=f2(A,C)=1f1(A,C)=0f3(A,C)=C10/3/202342卡諾圈總數(shù)越少、且每個(gè)卡諾圈所圍的小格越多，那么所產(chǎn)生的余函數(shù)越簡(jiǎn)單。用C、D或B、D作選擇變量比用A、B作選擇變量所產(chǎn)生的余函數(shù)要簡(jiǎn)單。10/3/2023434.4.3一般設(shè)計(jì)步驟和設(shè)計(jì)舉例1.一般設(shè)計(jì)步驟邏輯抽象：確定電路的輸入、輸出變量(函數(shù))，為每個(gè)變量的兩種狀態(tài)規(guī)定邏輯“1〞和邏輯“0〞。列真值表：按照實(shí)際問(wèn)題的要求確定輸入、輸出變量間的邏輯關(guān)系，依據(jù)這種關(guān)系，用邏輯“1〞和邏輯“0〞填寫真值表。10/3/202344簡(jiǎn)化變換：用代數(shù)法或K圖法化簡(jiǎn)真值表所描述的邏輯函數(shù)，化簡(jiǎn)時(shí)要充分利用“約束條件〞。根據(jù)要求實(shí)現(xiàn)邏輯函數(shù)的形式(如SSI、譯碼器、MUX等)，把函數(shù)的邏輯表達(dá)式變換成所需要的“最簡(jiǎn)〞形式。畫邏輯圖：根據(jù)最后得到的邏輯函數(shù)表達(dá)式，畫出相應(yīng)的邏輯電路圖。10/3/202345設(shè)計(jì)一位二進(jìn)制數(shù)全減器。分別用SSI的“與非〞門，3-8譯碼器和雙4-1MUX實(shí)現(xiàn)之?！纠?.26】確定輸入、輸出變量輸入變量為：“被減數(shù)〞A，“減數(shù)〞B，“借位輸入〞〔下一位對(duì)本位的借位〕Cin。輸出函數(shù)為：“差〞D，“借位輸出〞〔本位對(duì)上一位的借位〕Cout。列真值表根據(jù)一位二進(jìn)制數(shù)的減法原那么，列出反響輸入、輸出變量邏輯關(guān)系的真值表，如右表所示。10/3/202346【例4.26】設(shè)計(jì)一位二進(jìn)制數(shù)全減器。分別用SSI的“與非〞門，3-8譯碼器和雙4-1MUX實(shí)現(xiàn)之。確定輸入、輸出變量輸入變量為：“被減數(shù)〞A，“減數(shù)〞B，“借位輸入〞〔下一位對(duì)本位的借位〕Cin。輸出函數(shù)為：“差〞D，“借位輸出〞〔本位對(duì)上一位的借位〕Cout。列真值表根據(jù)一位二進(jìn)制數(shù)的減法原那么，列出反響輸入、輸出變量邏輯關(guān)系的真值表，如右表所示。10/3/202347寫出標(biāo)準(zhǔn)表達(dá)式根據(jù)真值表，寫出輸出函數(shù)D和Cout的最小項(xiàng)之和式：

根據(jù)輸出函數(shù)D和Cout的最小項(xiàng)之和式，畫出用3-8譯碼器實(shí)現(xiàn)的全減器邏輯圖〔“C〞是最高有效位〕。10/3/202348畫邏輯圖根據(jù)真值表，寫出輸出函數(shù)D和Cout的最小項(xiàng)之和式：

根據(jù)輸出函數(shù)D和Cout的最小項(xiàng)之和式，畫出用3-8譯碼器實(shí)現(xiàn)的全減器邏輯圖〔“C〞是最高有效位〕。10/3/202349化成相應(yīng)形式的表達(dá)式根據(jù)輸出函數(shù)D和Cout的最小項(xiàng)之和式畫出K圖如下：

令B、Cin為MUX選擇變量，即S1S0=BCin，那么D的余函數(shù)為：f0(A)=A；f1(A)=；f2(A)=；f3(A)=A

同時(shí)Cout的余函數(shù)為：f0(A)=0；f1(A)=；f2(A)=；f3(A)=1

10/3/202350畫邏輯圖令B、Cin為MUX選擇變量，即S1S0=BCin，那么D的余函數(shù)為：f0(A)=A；f1(A)=；f2(A)=；f3(A)=A

同時(shí)Cout的余函數(shù)為：f0(A)=0；f1(A)=；f2(A)=；f3(A)=1

10/3/202351化簡(jiǎn)在D和Cout的K圖上圈組合并如下：

10/3/202352畫邏輯圖10/3/202353【例4.29】【例4.29】對(duì)某項(xiàng)議案進(jìn)行表決，以決定其是否通過(guò)的方式有以下幾種：①簡(jiǎn)單多數(shù)即為通過(guò)；②三分之二以上才算通過(guò)；③全體同意方能通過(guò)，即所謂的一票否決制。假設(shè)有5個(gè)人進(jìn)行表決，試設(shè)計(jì)一個(gè)邏輯判斷電路，以實(shí)現(xiàn)這三種表決方式。請(qǐng)選用較經(jīng)濟(jì)的邏輯部件實(shí)現(xiàn)此電路。確定輸入、輸出變量輸入變量：設(shè)定A、B、C、D、E作為輸入變量以代表這5個(gè)人，變量取“1〞表示“同意〞；變量取“0〞表示“不同意〞。另加兩個(gè)輸入變量X1、X0作為選擇3種“通過(guò)方式〞的控制輸入變量。對(duì)于變量X1、X0作如下規(guī)定：10/3/202354列真值表根據(jù)對(duì)輸入變量和輸出函數(shù)的規(guī)定，按照題意要求，列出反映輸入、輸出變量關(guān)系的真值表。這里是以變量X1、X0的取值組合為基準(zhǔn)將真值表分成4個(gè)局部，以代表不同的表決通過(guò)方式。輸出函數(shù)：表決結(jié)果用F表示。F=1，表示議案“通過(guò)〞；F=0，表示議案“被否決〞。X1X0=00，代表“簡(jiǎn)單多數(shù)通過(guò)〞方式；X1X0=01，代表“三分之二以上多數(shù)通過(guò)〞方式；X1X0=10，代表“全體同意通過(guò)〞方式；X1X0=11，不代表任何方式。10/3/20235510/3/20235610/3/20235710/3/202358寫總表達(dá)式10/3/202359化簡(jiǎn)表達(dá)式對(duì)表達(dá)式的化簡(jiǎn)，應(yīng)根據(jù)所選用邏輯部件的需要而定?，F(xiàn)決定用8-1MUX配合假設(shè)干SSI來(lái)實(shí)現(xiàn)此邏輯函數(shù)F。因此，要確定三個(gè)變量作為8-1MUX的選擇控制變量。為了利用約束項(xiàng)化簡(jiǎn)邏輯函數(shù)，選擇C、D、E作為8-1MUX的選擇控制變量，即令：S2S1S0=CDE。選擇C、D、E作為8-1MUX的選擇控制變量，將使最后的硬件實(shí)現(xiàn)簡(jiǎn)單、化一。10/3/20236010/3/20236110/3/20236210/3/20236310/3/20236410/3/20236510/3/20236610/3/20236710/3/20236810/3/20236910/3/20237010/3/202371f0(X1,X0,A,B)=0；f1(X1,X0,A,B)=f2(X1,X0,A,B)=f4(X1,X0,A,B)10/3/202372f3(X1,X0,A,B)=f5(X1,X0,A,B)=f6(X1,X0,A,B)f7(X1,X0,A,B)10/3/202373畫出邏輯圖f0(X1,X0,A,B)=0；f1(X1,X0,A,B)=f2=f4f3(X1,X0,A,B)=f5=f6f7(X1,X0,A,B)整個(gè)邏輯電路所用到的集成電路芯片如下：“四2輸入或非門〞74LS02一片(SSI);“四2輸入與門〞74LS08兩片(SSI)；“四2輸入或門〞74LS32一片(SSI)；“8-1MUX〞74LS151一片(MSI)。10/3/202374作業(yè)2：4-15的(a)、(b)，4-16，4-19，4-21，4-22的(1)，4-24的(1)、(2)，4-3710/3/202375§4.5組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象及其成因10/3/202376這種由于輸入信號(hào)沿不同路徑傳輸，而后到達(dá)電路中某一會(huì)合點(diǎn)的時(shí)間先后不一的現(xiàn)象被稱為競(jìng)爭(zhēng)。，當(dāng)A=B=1時(shí)，這種由于競(jìng)爭(zhēng)而導(dǎo)致邏輯電路瞬時(shí)出現(xiàn)錯(cuò)誤輸出〔“毛刺〞〕的現(xiàn)象被稱為冒險(xiǎn)。10/3/2023774.5.2冒險(xiǎn)現(xiàn)象的類型及識(shí)別競(jìng)爭(zhēng)是經(jīng)常發(fā)生的，但不一定都會(huì)產(chǎn)生“毛刺〞。但是一旦出現(xiàn)“毛刺〞，就有可能對(duì)負(fù)載電路發(fā)生影響。〔1〕代數(shù)判別法一個(gè)變量假設(shè)以原、反變量出現(xiàn)在邏輯函數(shù)中，那么認(rèn)為該變量是具有競(jìng)爭(zhēng)條件的變量。當(dāng)令函數(shù)表達(dá)式中其他變量為1或0時(shí)，函數(shù)值出現(xiàn)某個(gè)變量的原變量和反變量相“或〞的情形，例如：Y=C+C=1，那么在變量C發(fā)生變化時(shí)會(huì)產(chǎn)生負(fù)尖峰脈沖的冒險(xiǎn)現(xiàn)象，稱其為“0〞型冒險(xiǎn)。當(dāng)令函數(shù)表達(dá)式中其他變量為1或0時(shí)，函數(shù)值出現(xiàn)