基于RocketIO技術(shù)的高速串行數(shù)據(jù)傳輸接口的設(shè)計與實現(xiàn)學(xué)生：劉紅亮指導(dǎo)老師：譚力電信系寬帶中心畢業(yè)設(shè)計論文答辯報告10/14/20231武漢光電國家實驗室（籌）

目錄

課題背景與設(shè)計內(nèi)容

接口技術(shù)比較與分析

RocketIO收發(fā)模塊的設(shè)計與實現(xiàn)仿真與測試結(jié)果工作總結(jié)10/14/20232武漢光電國家實驗室（籌）課題背景課題背景：依托于863十五期間重大科技項目：“新一代蜂窩移動通信系統(tǒng)無線傳輸鏈路技術(shù)研究”（簡稱B3G）。

RocketIO在B3G硬件平臺中的位置

RocketIO接口ATCA架構(gòu)10/14/20233武漢光電國家實驗室（籌）設(shè)計內(nèi)容設(shè)計RocketIO核的控制程序及模塊擬合邏輯，在XilinxVP20FPGA中實現(xiàn)其功能；使用Modelsim仿真RocketIO核的控制程序，在B3G系統(tǒng)板環(huán)境中測試RocketIO的工作狀態(tài)，采用邏輯分析儀抓取測試波形。10/14/20234武漢光電國家實驗室（籌）

課題背景與設(shè)計內(nèi)容

接口技術(shù)比較與分析

RocketIO收發(fā)模塊的設(shè)計與實現(xiàn)仿真與測試結(jié)果工作總結(jié)目錄10/14/20235武漢光電國家實驗室（籌）B3G

ATCA系統(tǒng)架構(gòu)需求介紹ATCA

（先進通信計算機構(gòu)架）機箱背板

系統(tǒng)傳輸帶寬：

每條接口鏈路的數(shù)據(jù)傳輸能力需達2Gbps；

接口傳輸協(xié)議：

統(tǒng)一，簡單，以便聯(lián)調(diào)和測試10/14/20236武漢光電國家實驗室（籌）幾種高速串行技術(shù)帶寬比較理論分析邏輯信號類型VCCVOH傳輸帶寬LVTTL(單端)2.5V2.1V166MHzLVTTL(單端)1.8V1.4V266MHzLVEPCL(差分)2.5V1.68V1GHzRocketIO（差分）3.3V1.6V3.125GHz10/14/20237武漢光電國家實驗室（籌）為什么選擇RocketIO技術(shù)？

唯一內(nèi)嵌于FPGA的高速收發(fā)器，MAC板擬合邏輯設(shè)計方便，MAC板與其他板接口協(xié)議統(tǒng)一；

片內(nèi)并行和串行自環(huán)測試；PCI總線控制邏輯高性能微處理器PCI接口接收緩沖池發(fā)送緩沖池RocketIO塊并發(fā)處理MAC處理板10/14/20238武漢光電國家實驗室（籌）

課題背景與設(shè)計內(nèi)容

接口技術(shù)比較與分析

RocketIO收發(fā)模塊的設(shè)計與實現(xiàn)仿真與測試結(jié)果工作總結(jié)目錄10/14/20239武漢光電國家實驗室（籌）RocketIO收發(fā)模塊頂層設(shè)計圖MAC板10/14/202310武漢光電國家實驗室（籌）實物圖RocketIO接口Vp20FPGA10/14/202311武漢光電國家實驗室（籌）時鐘管理模塊設(shè)計經(jīng)過一級全局緩沖（IBUFGDS），再連接到RocketIO模塊的參考時鐘輸入端，最大限度降低抖動的引入。10/14/202312武漢光電國家實驗室（籌）控制程序設(shè)計與實現(xiàn)（1）發(fā)送RAM的地址、使能控制模塊接收RAM的地址、使能控制模塊AuroraIP核的時序控制模塊10/14/202313武漢光電國家實驗室（籌）控制程序設(shè)計與實現(xiàn)（1）10/14/202314武漢光電國家實驗室（籌）控制程序設(shè)計與實現(xiàn)（2）時鐘補償造成TX_DST_RDY_N變高問題：如何解決TX_DST_RDY_N變高引起的發(fā)送中斷？

初始設(shè)計：TX_DST_RDY_N控制發(fā)送RAM的地址，TX_DST_RDY_N為高時地址計數(shù)器停止計數(shù)。缺點：復(fù)雜TX_DST_RDY_N變高，需停止發(fā)送數(shù)據(jù)，否則會丟幀；10/14/202315武漢光電國家實驗室（籌）改進的控制程序設(shè)計引入FIFO，～TX_DST_RDY_N作為FIFO的讀使能，優(yōu)點：FIFO為先進先出隊列，不需地址控制；TX_DST_RDY_N變高時，F(xiàn)IFO的輸出數(shù)據(jù)保持不變，直至TX_DST_RDY_N變低，不會丟幀