EDA實驗報告學院：電氣學院班級：電科1班學號：12401720126姓名：劉明煌實驗二八位加法器是設(shè)計實驗目的進一步熟悉掌握QuartusⅡ。進一步熟悉和掌握GW48-CK或其他EDA實驗開發(fā)系統(tǒng)的應用。學習和掌握VHDL進程語句和元件例化語句的使用。實驗內(nèi)容設(shè)計并調(diào)試好8位加法器電路ADDER8B,并用GW48-CK或其他EDA實驗開發(fā)系統(tǒng)進行硬件驗證。實驗條件開發(fā)軟件：QuartusⅡ。實驗設(shè)備：GW48-CKEDA實驗開發(fā)系統(tǒng)。擬用芯片：EPM7128S-PL84.實驗設(shè)計系統(tǒng)原理框圖為了簡化設(shè)計并便于顯示，本累加器電路adder8b的設(shè)計分為兩個層次，其底層電路包括4位二進制adder4b源程序，再由兩個4位二進制并行加法器級聯(lián)而成。Adder4b電路圖Adder8b電路圖VHDL程序累加器adder8b的底層和頂層電路均采用VHDL文本輸入，有關(guān)VHDL程序如下。Adder4b的VHDL源程序：--ADDER4B.VHDLIBARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.SLL;ENTITYADDER4BIS--4位二進制并行加法器PORT(C4:INSTD_LOGIC;--低位來的進位A4:INSTD_LOGIC_VECTOR(3DOWNTO0);--4位加數(shù)B4:INSTD_LOGIC_VECTOR(3DOWNTO0);--4位被加數(shù)S4:OUTSTD_LOGIC_VECTOR(3DOWNTO0);--4位和CO4:OUTSTD_LOGIC);--進位輸出ENDENTITYADDER4B;ARCHITECTUREARTOFADDER4BISSIGNALS5:STD_LOGIC_VECTOR(4DOWNTO0);SIGNALA5,B5:STD_LOGIC_VECTOR(4DOWNTO0);BEGINA5<=0&A4;--將4位加數(shù)矢量擴為5位，為進位提供空間B5<=0&B4;--將4位被加數(shù)矢量擴為5位，為進位提供空間S5<=A5+B5+C4;S4<=S5(3DOWNTO0);CO4<=S5(4);ENDARCHITECTUREART;Adder8b的VHDL源程序：--ADDER8B.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.SLL;ENTITYADDER8BIS--4位二進制加法器級聯(lián)成8位二進制加法器PORT(C8:INSTD_LOGIC;A8:INSTD_LOGIC_VECTOR(7DOWNTO0);B8:INSTD_LOGIC_VECTOR(7DOWNTO0);S8:OUTSTD_LOGIC_VECTOR(7DOWNTO0);CO8:OUTSTD_LOGIC);ENDENTITYADDER8B;ARCHITECTUREARTOFADDER8BISCOMPONENTADDER4BIS--對要調(diào)用的ADDER4B定義界面端PORT(C4:INSTD_LOGIC;A4:INSTD_LOGIC_VECTOR(3DOWNTO0);B4:INSTD_LOGIC_VECTOR(3DOWNTO0);S4:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CO4:OUTSTD_LOGIC);ENDCOMPONENTADDER4B;SIGNALSC:STD_LOGIC;--4位加法器的進位標志BEGINU1:ADDER4B--例化（安裝）一個4位二進制加法器U1PORTMAP(C4=>C8,A4=>A8(3DOWNTO0),B4=>B8(3DOWNTO0),S4=>S8(3DOWNTO0),CO4=>SC);U2:ADDER4B--例化（安裝）一個4位二進制加法器U2PORTMAP(C4=>C8,A4=>A8(7DOWNTO4),B4=>B8(7DOWNTO4),S4=>S8(7DOWNTO4),CO4=>CO8);ENDARCHITECTUREART;仿真波形設(shè)置本程序包括兩個程序，因此先進行底層的累加器adder4b的方針，在進行頂層adder8b的仿真，下圖為adder4b的輸入設(shè)置及可能結(jié)果估計圖。同理可進行adder8b仿真輸入設(shè)置及可能結(jié)果估