用于邏輯值的低噪聲觸發(fā)器設(shè)計(jì)

1電流型觸發(fā)器的設(shè)計(jì)在單塊混合電路的設(shè)計(jì)中，數(shù)字電路的開關(guān)噪聲是影響模擬電路性能的主要因素。數(shù)字電路的主要噪聲源是電路邏輯狀態(tài)轉(zhuǎn)換時(shí)引起的電源電流的波動(dòng)(即產(chǎn)生電流尖脈沖),這一電流尖脈沖經(jīng)襯底和電源/地端耦合影響模擬電路的性能。傳統(tǒng)做法主要是采取防護(hù)環(huán)(Guardring)隔離、采用電源線相分離等方法來減少數(shù)字電路開關(guān)噪聲對(duì)模擬部分的影響。要從根本上減少數(shù)字電路開關(guān)噪聲對(duì)模擬部分的影響,還是要尋求具有低開關(guān)噪聲的邏輯結(jié)構(gòu)。電流型電路在減少開關(guān)噪聲方面具有明顯的優(yōu)勢(shì),近年來提出了如FSCL(Foldedsource-coupledlogic),CSL(Currentsteeringlogic),CBL(Current-balancedlogic)等電流型電路,這些電路的共同特點(diǎn)是保證電路工作時(shí)電源電流恒定。等以文獻(xiàn)中提出的電路為基本單元討論了電流型觸發(fā)器的設(shè)計(jì),它們雖以電流模式工作,但信號(hào)邏輯值的表示仍然采用電壓值。以電壓表示信號(hào)的優(yōu)點(diǎn)是扇出容易,主要缺點(diǎn)是當(dāng)電源電壓降低時(shí),電路的噪聲容限也隨之降低。為使電路在低壓工作時(shí)能保持較高的噪聲容限,如同文獻(xiàn)一樣,本文以電流表示信號(hào)的邏輯值,提出對(duì)低噪聲電流型觸發(fā)器的新設(shè)計(jì)。鑒于電流型主從結(jié)構(gòu)觸發(fā)器具有較大的直流功耗,借鑒電壓型單閂鎖邊沿觸發(fā)器的設(shè)計(jì)思想,發(fā)展了采用單個(gè)鎖存器的電流型單邊沿觸發(fā)器設(shè)計(jì)方案,這一設(shè)計(jì)思想大大降低了電流型觸發(fā)器的直流功耗。對(duì)所提出的設(shè)計(jì)給出了采用TSMC0.25μmCMOS工藝參數(shù)的HSPICE模擬結(jié)果,并對(duì)這些電路的速度、功耗和電流尖脈沖幅度等參數(shù)作了比較和分析。2電流尖脈沖幅度的模擬及結(jié)果分析圖1(a)所示電路為CSL反相器,與其它采用電壓表示邏輯值的電流型電路不同,該電路采用電流信號(hào)表示邏輯值。為提高電路的噪聲容限,可選取(W/L)2/(W/L)1≥1。若取(W/L)2=2(W/L)1,(W/L)3=(W/L)4,則當(dāng)Iin=Ibias時(shí),Iout=0(代表邏輯0);當(dāng)Iin=0時(shí),Iout=Ibias(代表邏輯1,注入后級(jí)電路),因此該電路實(shí)現(xiàn)了反相器的功能。注意到該電路的一個(gè)重要特點(diǎn)是無論輸出為邏輯0或邏輯1,流經(jīng)電源Vdd的電流值Idd為一恒定值,即Idd=2Ibias。由此大大減少了電路邏輯狀態(tài)轉(zhuǎn)換時(shí)引起的電源電流的波動(dòng)。當(dāng)然CSL電路并不能完全消除電流尖脈沖,這是由于當(dāng)輸出Iout為0和Ibias時(shí),輸出端即m3的漏極電壓會(huì)發(fā)生變化。當(dāng)驅(qū)動(dòng)同類電路時(shí),輸出端電壓從VT變化為VT+Vdsat1(VT為nMOS管閾值電壓),其中Vdsat1=√2Ιbias/[k′n(W/L)1],Κ′nVdsat1=2Ibias/[k′n(W/L)1]???????????????√,K′n為nMOS管的本征導(dǎo)電因子。這一電壓的變化一方面會(huì)對(duì)m3產(chǎn)生溝道長(zhǎng)度調(diào)制效應(yīng),從而引起電流的變化。更為主要的是這一電壓的變化經(jīng)輸出端與電源端的電容耦合而引起電源電流的變化。然而這一電流的變化幅度遠(yuǎn)遠(yuǎn)低于傳統(tǒng)的靜態(tài)電壓型CMOS電路。同時(shí)注意到,由于輸出節(jié)點(diǎn)的電壓擺幅很小,因此該電路的動(dòng)態(tài)功耗遠(yuǎn)低于傳統(tǒng)靜態(tài)電壓型CMOS電路。采用TSMC0.25μmCMOS工藝參數(shù),圖1(c)給出了流經(jīng)圖1(b)所示環(huán)形振蕩器中第一級(jí)反相器的電源端電流Idd的HSPICE模擬波形。從模擬結(jié)果可以看出,采用CSL反相器所產(chǎn)生的電流尖脈沖幅度為幾個(gè)微安。模擬時(shí)選取Ibias=80μA,Vdd=3V,所有MOS管溝道長(zhǎng)度L=0.5μm,MOS管溝道寬度W2=2μm,W1=W3=W4=1μm。而采用傳統(tǒng)電壓型CMOS反相器(取Vdd=3V,L=0.5μm,Wp=2Wn=2μm)所產(chǎn)生的電流尖脈沖幅度達(dá)到幾百微安。選取Ibias=80μA是為了演示采用CSL反相器與傳統(tǒng)電壓型CMOS反相器具有相同的振蕩頻率。3低噪聲電流cs邊緣觸發(fā)器3.1導(dǎo)致電流信號(hào)被鎖存圖2所示電路為所提出的低噪聲主從型邊沿觸發(fā)器結(jié)構(gòu)。圖中虛線左邊為主閂鎖,右邊為從閂鎖后接一電流型反相器(以實(shí)現(xiàn)反相輸出)。取(W/L)3=2(W/L)1,(W/L)1=(W/L)5,(W/L)9=(W/L)10=(W/L)11。當(dāng)clk=1時(shí),m2導(dǎo)通,m1和m3構(gòu)成電流鏡。此時(shí)若輸入邏輯值Iin=1,則A點(diǎn)為低電平,nMOS管m6和m8截止,pMOS管m7導(dǎo)通,恒流源分別流經(jīng)m3和m5;若Iin=0,則A點(diǎn)為高電平,m6和m8導(dǎo)通,m7截止,恒流源分別流經(jīng)m6和m8。這樣,流經(jīng)m5的電流就等于輸入電流,從而實(shí)現(xiàn)對(duì)輸入電流信號(hào)的取樣?？梢钥闯?由于m6和m8的接入保證了無論輸入為邏輯值0或1,流經(jīng)主閂鎖Vdd的電流始終為恒定值(同理可分析從閂鎖)。當(dāng)clk=0時(shí),輸入被隔離,此時(shí)m4導(dǎo)通,m3和m5構(gòu)成反饋回路(形成電流鏡),實(shí)現(xiàn)對(duì)輸入電流信號(hào)的鎖存作用。與此同時(shí),該鎖存值被從閂鎖取樣輸出Iout。當(dāng)下一個(gè)時(shí)鐘周期clk=1時(shí),主閂鎖為取樣階段,從閂鎖為保持階段。輸出值Iout經(jīng)電流反相器實(shí)現(xiàn)反相輸出(ˉΙout)(Iˉout)。因此該電路為一時(shí)鐘下降沿觸發(fā)的電流型邊沿觸發(fā)器且在狀態(tài)轉(zhuǎn)換過程中流經(jīng)Vdd的電流基本保持不變,從而大大降低了該電路的電流噪聲。3.2接來電路設(shè)計(jì)及模擬結(jié)果上述主從型結(jié)構(gòu)觸發(fā)器的一個(gè)主要缺點(diǎn)是它消耗的直流功耗幾乎是單個(gè)鎖存器的兩倍(不包括偏置電流和反相器負(fù)載電流)。為減少電路的直流功耗,將近年來在電壓型觸發(fā)器研究中提出的單閂鎖邊沿觸發(fā)器設(shè)計(jì)思想引入至電流型電路中,提出如圖3(a)所示的采用單個(gè)電流型鎖存器的低噪聲單邊沿觸發(fā)器設(shè)計(jì)方案。為能滿足時(shí)鐘到來時(shí)只發(fā)生一次狀態(tài)轉(zhuǎn)換的要求,可以使控制電流復(fù)制的傳輸開關(guān)在有效時(shí)鐘沿之后只作短暫的導(dǎo)通,將輸入電流信號(hào)復(fù)制至輸出端。有效時(shí)鐘沿過后,直至下一個(gè)有效時(shí)鐘沿來臨之前,鎖存器保持鎖定狀態(tài)。這意味著可以利用有效時(shí)鐘沿來產(chǎn)生兩個(gè)寬度很窄的正負(fù)窄脈沖去控制傳輸開關(guān),從而實(shí)現(xiàn)時(shí)鐘邊沿觸發(fā)的目的。圖3(b)為時(shí)鐘鏈電路及其所產(chǎn)生的窄脈沖控制信號(hào),圖中的4個(gè)反相器構(gòu)成時(shí)鐘鏈用于實(shí)現(xiàn)時(shí)鐘信號(hào)的延遲。從圖3(b)可以看出,clk1和ˉclk2clk2ˉˉˉˉˉˉ相與運(yùn)算后可獲得一個(gè)距時(shí)鐘信號(hào)clk1上升沿之后3tp寬的正窄脈沖信號(hào)(tp為反相器的延遲時(shí)間),ˉclk1clk1ˉˉˉˉˉˉ和clk3相或運(yùn)算后可得到一個(gè)時(shí)鐘信號(hào)clk1上升沿后3tp寬的負(fù)窄脈沖信號(hào)。相與運(yùn)算可通過nMOS管的串接來實(shí)現(xiàn),即由圖3(a)中m2和m3的串接來實(shí)現(xiàn)。相或運(yùn)算可通過nMOS管的并接來實(shí)現(xiàn),即由圖3(a)中m5和m6的并接來實(shí)現(xiàn)。這樣,在時(shí)鐘信號(hào)clk1的上升沿后可使圖3(a)中輸入端的傳輸開關(guān)m2和m3作短暫導(dǎo)通(約2～3tp的時(shí)間),電流取樣(復(fù)制)和輸出(賦值)一次完成。之后,m5和/或m6導(dǎo)通,電流信號(hào)由m4和m7構(gòu)成的反饋電路(電流鏡)得以保持。同樣,由于m9和m11的接入,無論輸入為何種邏輯狀態(tài)均保證了電源電流為恒定值。因此該電路是一個(gè)由時(shí)鐘信號(hào)上升沿觸發(fā)的低噪聲電流型邊沿觸發(fā)器,并且只采用單個(gè)鎖存器,從而使電路的直流功耗較之主從型結(jié)構(gòu)得到了顯著降低,電路結(jié)構(gòu)也得到簡(jiǎn)化。采用TSMC0.25μmCMOS工藝參數(shù)的HSPICE模擬結(jié)果如圖3(c)所示。模擬時(shí)取Ibias=40μA,Vdd=2.5V,MOS管溝道長(zhǎng)度L=0.5μm,MOS管溝道寬度W4=W8=2μm,W1=W7=W12=W13=W14=W15=1μm。與邏輯值(0,1)相對(duì)應(yīng)的電流值為(0,40μA),負(fù)載為一級(jí)電流型反相器。模擬結(jié)果表明該電路具有對(duì)時(shí)鐘信號(hào)的上升沿敏感的特點(diǎn),且電源電流Idd的尖脈沖幅度不足10μA,基本保持恒流狀態(tài)。作為比較,在采用相同工藝參數(shù),取Vdd=3.3V,時(shí)鐘頻率為50MHz,輸入信號(hào)頻率為25MHz(輸入信號(hào)在時(shí)鐘信號(hào)有效觸發(fā)邊沿前已保持穩(wěn)定值)的條件下,圖4給出了文中所提出的低噪聲電流型主從結(jié)構(gòu)單邊沿觸發(fā)器(MS-SET)、單閂鎖單邊沿觸發(fā)器(1L-SET)在不同偏置電流下的延遲及功耗的HSPICE模擬結(jié)果,負(fù)載為一級(jí)電流型反相器?？梢钥闯鲋鲝慕Y(jié)構(gòu)的速度略快于單閂鎖結(jié)構(gòu),這主要是由于后者增加了產(chǎn)生窄脈沖的MOS傳輸開關(guān),它一方面增加了傳輸延遲,同時(shí)也增加了結(jié)點(diǎn)電容。主從結(jié)構(gòu)的功耗遠(yuǎn)大于單閂鎖結(jié)構(gòu),但比較結(jié)果并沒有顯示出主從結(jié)構(gòu)功耗是單閂鎖結(jié)構(gòu)的兩倍,這是因?yàn)槟M結(jié)果中包含了圖中的偏置電流Ibias及負(fù)載電流反相器部分所產(chǎn)生的功耗。這樣,對(duì)照電路圖不難算出主從結(jié)構(gòu)電路所產(chǎn)生的直流功耗應(yīng)該是單鎖存器結(jié)構(gòu)的7/5。這與模擬結(jié)果是接近的(模擬結(jié)果中還包括動(dòng)態(tài)功耗,但很小)。實(shí)際上,產(chǎn)生Ibias的電路是可公用的,因此如果不計(jì)產(chǎn)生Ibias的電路和負(fù)載反相器的直流功耗,則主從結(jié)構(gòu)所消耗的直流功耗應(yīng)是單閂鎖結(jié)構(gòu)的5/3(含反相端輸出)。因此單鎖存器結(jié)構(gòu)的電流型邊沿觸發(fā)器在節(jié)省功耗方面具有較大優(yōu)勢(shì)。隨著偏置電流的增大,電路的延遲減小,但功耗增加,因此設(shè)計(jì)時(shí)速度與功耗之間需權(quán)衡利弊?？紤]到時(shí)鐘網(wǎng)絡(luò)是公用的,因此模擬結(jié)果中沒有包含時(shí)鐘網(wǎng)絡(luò)的功耗。表1給出了所提出的電流型觸發(fā)器與傳統(tǒng)基于CMOS傳輸門的電壓型主從結(jié)構(gòu)觸發(fā)器(TG-SET)在平均時(shí)延及噪聲(最大尖脈沖幅度)方面的比較結(jié)果?？梢钥闯鲭娏餍陀|發(fā)器在電源端引起的電流尖脈沖幅度遠(yuǎn)遠(yuǎn)小于電壓型電路。電壓型觸發(fā)器在低功耗方面具有較大優(yōu)勢(shì),因此電流型觸發(fā)器主要適合于對(duì)低噪聲要求較高的場(chǎng)合,對(duì)速度的要求可以通過改變偏置電流值大小來調(diào)節(jié)。此外,在電壓型電路中當(dāng)電源電壓按比例降低時(shí),器件的閾值電壓也需要隨之降低,否則會(huì)影響電路性能,而且邏輯擺幅的減小也意味著電路噪聲容限的降低。而對(duì)于電流型電路,電壓降低時(shí),電路的性能可以通過增加偏置電流來得到改善,對(duì)于電流信號(hào)的噪聲容限可通過改變輸入MOS管與復(fù)制管的溝道寬長(zhǎng)比來調(diào)整。因此,電流型電路在性能優(yōu)化方面具有一定的靈活性。4模數(shù)對(duì)低噪聲電流型電路設(shè)計(jì)的影響為克服數(shù)字存貯單元開關(guān)噪聲對(duì)模擬電路的影響,提高模數(shù)混合集成電路的性能,提出了以電流信號(hào)表示邏輯值的低噪聲電流型邊沿觸發(fā)器的設(shè)計(jì)。為使所提出的設(shè)計(jì)在重點(diǎn)關(guān)注低噪聲的同時(shí),能保持較低的功耗代價(jià),借鑒電壓型單閂鎖邊沿觸發(fā)器的設(shè)計(jì)思想發(fā)展了采用單個(gè)鎖存器的電流型單邊沿觸發(fā)器設(shè)計(jì)方案。這一設(shè)計(jì)思想大大降低了電流型觸發(fā)器的直流功耗。采用TSMC0.25μmCMOS工藝參數(shù)的HSPICE模擬結(jié)果顯示,基于恒流方式工作的電流型觸發(fā)器在電源端所產(chǎn)生的電流脈沖幅度遠(yuǎn)遠(yuǎn)低于電壓型觸發(fā)器。因此文中提出的觸發(fā)器可應(yīng)用于對(duì)低噪聲要求較高的模數(shù)混合集成電路的設(shè)計(jì)。需要指出的是以電流信號(hào)表示邏輯值的一個(gè)優(yōu)點(diǎn)是信號(hào)值的大小對(duì)電源電壓的依賴性較小。因此隨著工藝技術(shù)的發(fā)展,電源電壓按比例降低后,以電流表示信號(hào)邏輯值的電流型電路在性能優(yōu)化方面具有較大的靈活性。在以電壓表示信號(hào)邏輯值的電