2025年集成電路競賽題庫及答案一、單選題（每題1分，共30分）1.在0.18μmCMOS工藝中，若柵氧厚度為3.2nm，則單位面積柵氧電容Cox最接近A.1.1fF/μm2B.5.4fF/μm2C.10.8fF/μm2D.15.2fF/μm2答案：C解析：Cox=εox/tox，εox≈3.45×10?13F/cm，tox=3.2nm，換算后Cox≈10.8fF/μm2。2.某65nm工藝下，NMOS的閾值電壓Vth0=0.35V，體效應系數(shù)γ=0.25V^0.5，當源襯電壓VSB=0.8V時，閾值電壓變化量ΔVth為A.0.11VB.0.22VC.0.33VD.0.44V答案：B解析：ΔVth=γ(√(2φf+VSB)?√(2φf))，取2φf=0.9V，代入得ΔVth≈0.22V。3.在65nm節(jié)點，銅互連的趨膚深度δ在10GHz時約為A.0.2μmB.0.6μmC.1.0μmD.1.4μm答案：B解析：δ=√(ρ/(πfμ))，ρCu≈1.7×10??Ω·m，μ=4π×10??H/m，f=10GHz，得δ≈0.6μm。4.采用D觸發(fā)器構成二分頻電路，若輸入時鐘占空比為30%，則輸出時鐘占空比為A.30%B.40%C.50%D.60%答案：C解析：D觸發(fā)器二分頻在上升沿翻轉，輸出周期加倍，占空比自動收斂到50%。5.某ADC的ENOB=9.3bit，輸入滿幅1V，則其有效量化噪聲電壓有效值為A.0.55mVB.1.1mVC.2.2mVD.4.4mV答案：B解析：RMS噪聲=1V/(2^ENOB×√12)=1/(2^9.3×√12)≈1.1mV。6.在65nm工藝中，采用低功耗版圖技術，將標準單元高度從12Track減至9Track，動態(tài)功耗約降低A.5%B.15%C.25%D.35%答案：C解析：動態(tài)功耗∝CV2，9Track單元平均線長縮短約15%，總電容下降≈25%。7.某LDO輸出1.2V，負載電流階躍從0→50mA，若環(huán)路增益帶寬GBW=500kHz，則輸出電壓下沖峰值約為A.12mVB.24mVC.48mVD.96mV答案：C解析：ΔV≈ΔI/(2πGBW·Cout)，取Cout=4.7μF，得ΔV≈48mV。8.在14nmFinFET中，若Fin高度Hfin=42nm，寬度Wfin=8nm，則有效溝道寬度WeffperFin為A.0.05μmB.0.10μmC.0.15μmD.0.20μm答案：B解析：Weff=2Hfin+Wfin=2×42+8=92nm≈0.10μm。9.某SRAM采用8T單元，讀端口位線BL預充至0.8V，若讀電流Iread=25μA，位線電容200fF，則讀延遲約A.0.8nsB.1.6nsC.3.2nsD.6.4ns答案：C解析：Δt=CΔV/I=200fF×0.2V/25μA=1.6ns，但需200mV擺幅，故延遲≈3.2ns。10.在2.5D封裝中，硅中介層上微凸節(jié)距為40μm，則每平方厘米可布置凸點數(shù)約為A.4kB.40kC.400kD.4M答案：C解析：節(jié)距40μm→密度1/(40×40×10??cm2)=6.25×10?≈400k/cm2。11.某PLL參考時鐘25MHz，輸出2.5GHz，分頻比N=100，若電荷泵電流Icp=40μA，環(huán)路濾波電阻R=10kΩ，則環(huán)路帶寬約A.100kHzB.250kHzC.500kHzD.1MHz答案：B解析：ωc≈Icp·R·K/(2πN)，取K=2π×2.5Grad/s/V，得fc≈250kHz。12.采用28nm工藝實現(xiàn)1.8V耐壓IO，需采用A.薄氧核心管B.厚氧IO管C.深n阱+薄氧D.柵極偏置≤1V的薄氧答案：B解析：厚氧IO管柵氧≈5nm，耐壓>2V。13.某DAC采用8位分段，高4位溫度計譯碼，低4位二進制，則單位電流源失配σ=0.5%，其DNL最大值約A.0.1LSBB.0.3LSBC.0.5LSBD.0.7LSB答案：D解析：溫度計段失配累積√(2^4)=4，σDNL≈0.5%×√16=2%，換算0.7LSB。14.在3DNAND中，若垂直溝道直徑60nm，存儲層等效氧化厚度8nm，則單元耦合比Cr約為A.0.55B.0.65C.0.75D.0.85答案：C解析：Cr=Clayer/(Clayer+Cchannel)，計算得≈0.75。15.某SerDes采用PAM4，符號率28GBaud，則奈奎斯特頻率為A.7GHzB.14GHzC.28GHzD.56GHz答案：B解析：奈奎斯特頻率=符號率/2=14GHz。16.在22nm工藝中，金屬9層厚度0.8μm，寬度0.4μm，則單位長度電阻約A.50mΩ/mmB.100mΩ/mmC.200mΩ/mmD.400mΩ/mm答案：C解析：R=ρ/(W·T)，ρCu=1.7×10??Ω·m，得R≈200mΩ/mm。17.某BandGap輸出1.2V，溫度系數(shù)20ppm/°C，若工作溫度范圍?40~125°C，則輸出電壓變化量約A.1mVB.2mVC.4mVD.8mV答案：C解析：ΔT=165°C，ΔV=20ppm×1.2V×165≈4mV。18.采用TSV的3DIC，若TSV直徑5μm，深度50μm，則其寄生電容約A.10fFB.50fFC.100fFD.200fF答案：C解析：C=ε·A/d，εSi=11.7ε0，A=π(2.5μm)2，d=50μm，得≈100fF。19.某8×8Booth乘法器，部分積壓縮采用42壓縮器，則壓縮級數(shù)最少為A.3B.4C.5D.6答案：B解析：8×8→8部分積，42每級壓縮比2，log?8=3，但需額外一級符號擴展，共4級。20.在FinFET中，若柵長Lg=20nm，亞閾擺幅SS=65mV/dec，則室溫下亞閾斜率因子n約為A.1.0B.1.2C.1.4D.1.6答案：B解析：SS=n·kT/q·ln10，得n≈1.2。21.某ADC采用SHAless架構，輸入信號帶寬500MHz，采樣率1GS/s，則輸入網(wǎng)絡RC時間常數(shù)需小于A.50psB.100psC.200psD.400ps答案：C解析：τ<1/(2π·f·0.1%)，取0.1%建立，得τ<200ps。22.在28nm工藝中，采用HighK金屬柵，柵漏電流密度1nA/μm，則靜態(tài)功耗占比最大的模塊是A.6TSRAMB.8TSRAMC.寄存器文件D.標準單元組合邏輯答案：A解析：6TSRAM每單元四管導通，漏電流最大。23.某DLL采用32級延遲線，每級延遲20ps，則鎖定后輸出時鐘抖動RMS約A.0.2psB.0.5psC.1.0psD.2.0ps答案：B解析：抖動∝√(kT/C)，估算0.5ps。24.在65nm工藝中，采用OD門驅動50Ω傳輸線，若供電1.2V，則最短上升時間約A.20psB.40psC.80psD.160ps答案：C解析：tr≈2.2·R·C，C≈1pF，得≈80ps。25.某RF功率放大器采用ClassE，漏極效率90%，輸出功率24dBm，則直流功耗約A.200mWB.300mWC.400mWD.500mW答案：B解析：Pout=251mW，η=90%，Pdc≈279mW≈300mW。26.在3DIC中，采用微泵液冷，通道寬100μm，高200μm，水流速1m/s，則雷諾數(shù)Re約為A.50B.150C.250D.350答案：C解析：Re=ρvD/μ，D=2WH/(W+H)=133μm，得Re≈250。27.某12bitSARADC，采用單調切換，比較器噪聲RMS=0.2LSB，則有效位數(shù)約A.11.8bitB.11.5bitC.11.2bitD.10.9bit答案：B解析：ENOB=12?log?(1+(0.2)2)≈11.5bit。28.在7nmEUV光刻中，若NA=0.33，k1=0.35，則最小半節(jié)距約A.18nmB.24nmC.30nmD.36nm答案：B解析：CD=k1λ/NA，λ=13.5nm，得CD≈24nm。29.某芯片采用DVFS，供電0.9V時頻率2GHz，若電壓降至0.72V，則最大頻率約A.1.2GHzB.1.4GHzC.1.6GHzD.1.8GHz答案：C解析：f∝V，0.72/0.9×2GHz=1.6GHz。30.在2.5D封裝中，硅中介層上全局時鐘樹采用H樹，延遲差主要來源是A.TSV失配B.微凸失配C.互連RCD.緩沖器閾值失配答案：C解析：H樹延遲差由互連RC決定。二、多選題（每題2分，共20分）31.下列哪些技術可降低亞閾值漏電流A.高κ柵介質B.逆向體偏置C.柵極堆疊應變D.多閾值設計答案：ABD解析：高κ提高Cox降低Vth需求；逆向體偏置提高Vth；多閾值切斷非關鍵路徑。32.關于FinFET與平面MOS比較，正確的是A.亞閾擺幅更小B.短溝道效應更弱C.柵電容密度更低D.載流子遷移率更高答案：AB解析：FinFET三柵控制抑制短溝道，SS更??；柵電容更高；遷移率受量子限制略降。33.下列哪些屬于PVT變異A.溝道長度偏差B.溫度梯度C.電源噪聲D.線邊緣粗糙答案：ABC解析：PVT指Process、Voltage、Temperature，線邊緣粗糙屬工藝變異子集。34.在時鐘樹綜合中，減小時鐘偏移的方法有A.時鐘門控B.延遲緩沖器插入C.有用偏斜D.時鐘網(wǎng)格答案：BCD解析：延遲緩沖與有用偏斜主動調偏移；網(wǎng)格降低隨機偏移；門控降低功耗但增偏移。35.下列哪些屬于ESD失效模式A.柵氧擊穿B.熱擊穿C.金屬熔絲D.latchup答案：ABC解析：latchup屬寄生可控硅，非ESD直接失效。36.在ADC中，影響INL的因素包括A.比較器失調B.參考電壓噪聲C.電阻串梯度D.采樣開關電荷注入答案：AC解析：INL由靜態(tài)誤差決定，參考噪聲與電荷注入主要影響SNR/DNL。37.下列哪些屬于低功耗設計技術A.電源門控B.多電壓域C.亞閾值操作D.提高Vth答案：ABCD解析：均為常用低功耗技術。38.在SerDes中，CTLE的作用包括A.補償信道損耗B.抑制高頻串擾C.提供增益峰值D.降低抖動答案：AC解析：CTLE為連續(xù)時間線性均衡，提供高頻增益，不直接抑制串擾。39.下列哪些屬于3DIC熱管理挑戰(zhàn)A.熱耦合B.TSV熱阻C.微泵可靠性D.熱界面材料填充答案：ABCD解析：均為3D熱管理關鍵。40.在SRAM中，提高讀穩(wěn)定性的方法有A.提高單元比B.降低位線預充電壓C.虛擬位線D.負位線答案：ABC解析：負位線用于寫輔助，非讀穩(wěn)定。三、計算與綜合題（共50分）41.（10分）某65nm工藝，設計一個兩級Miller補償運放，要求DC增益>80dB，GBW>200MHz，負載電容2pF，電源1.2V。給出晶體管尺寸與補償電容，并驗證相位裕度。答案：第一級：PMOS輸入對，W/L=80μm/0.2μm，gm1=2mS，ro1=50kΩ，增益100×。第二級：NMOS共源，W/L=200μm/0.2μm，gm2=6mS，ro2=20kΩ，增益120×?？傇鲆?120×100=1.2×10?≈82dB。補償：Cc=1pF，Rz=1/gm2=167Ω。次極點p2=gm2/CL=3Grad/s，非主極點>10GBW，相位裕度≈65°。解析：通過gm/ID=12選用中等反型，兼顧速度與增益。42.（10分）設計一個12bit100MS/sSARADC，采用分段電容陣列，高6位溫度計，低6位二進制，單位電容200fF，比較器噪聲預算0.3LSB，求總電容與功耗估計。答案：高段：2^6=64單位，總電容=64×200fF=12.8pF。低段：二進制縮放，總電容=2×200fF=0.4pF。合計≈13pF。開關能量E=?CV2=?×13pF×(1V)2=6.5pJ/conv，P=6.5pJ×100M=0.65mW。比較器：熱噪聲kT/C<0.3LSB→C>3kT/(0.3LSB)2≈20fF，已滿足。解析：分段降低MSB陣列面積，功耗與轉換率線性相關。43.（10分）某28Gb/sPAM4SerDes信道損耗?12dB@14GHz，發(fā)送端3tapFIR，接收端CTLE+DFE，求CTLE峰值與DFEtap數(shù)，使BER<10??。答案：PAM4所需SNR≈19dB。信道損耗12dB，需補償≥12dB，CTLE峰值=9dB@14GHz，DFE1tap=?0.25，2tap=?0.15，合計補償3dB，總補償12dB。眼高>80mV，抖動<0.3UI，BER<10??。解析：CTLE提供高頻增益，DFE消除后光標間干擾。44.（10分）設計一個0.9V10mALDO，采用NMOS功率管，要求負載調整<1mV/mA，電源抑制PSRR>60dB@1MHz，給出環(huán)路參數(shù)與補償。答案：功率管：W/L=10mm/0.1μm，gm=200mS，ro=5Ω。誤差放大器：增益80dB，GBW=10MHz。反饋分壓：β=0.5。負載調整：ΔV=ΔI·ro/(1+T)，T=gm·ro·β=200×5×0.5=500，ΔV=10mA×5/500=0.1mV，滿足。PSRR：1MHz處，功率管柵極點>10MHz，PSRR≈gm·ro/(1+jf/fp)>60dB。補償：Cc=20pF，零點補償Rz=5kΩ。解析：NMOS功率管需chargepump升壓驅動，環(huán)路增益高降低調整率。45.（10分）某3DIC堆疊四層芯片，每層功耗2W，TSV熱阻50K/W，微通道冷卻，水溫升限制30°C，求所需水流速與通道數(shù)。答案：總功耗8W，熱阻網(wǎng)絡：TSV+微通道并聯(lián)。單通道熱阻Rth=1/(h·A)，h≈5000W/m2K，A=100×200μm2，Rth≈10K/W。允許溫升30°C，需總熱阻<30/8=3.75K/W。并聯(lián)通道數(shù)N=10/3.7