1、1,2.1PLD的分類2.2PLD的基本結(jié)構(gòu)2.3CPLD的結(jié)構(gòu)與特點(diǎn)2.4FPGA的結(jié)構(gòu)與特點(diǎn)2.5主要的PLD廠商2.6Altera公司的系列產(chǎn)品2.7Xilinx公司的系列產(chǎn)品,第2章PLD器件結(jié)構(gòu),2,2.1PLD的分類,一、按集成度分類二、按結(jié)構(gòu)特點(diǎn)分類三、按編程特點(diǎn)分類,內(nèi)容概要,3,2.1PLD的分類,一、按集成度分類集成度是PLD的一項(xiàng)重要指標(biāo)。,圖2-1PLD按集成度分類,GAL22V10是低密度PLD和高密度PLD的分水嶺！,4,2.1PLD的分類,1.低密度可編程邏輯器件（LDPLD）（1）PROM（ProgrammableRead-OnlyMemory，可編程只讀存儲(chǔ)器

2、）采用熔絲工藝編程，由固定的與陣列和可編程的或陣列組成；早期PROM只能寫一次，不可擦除或重寫；后來(lái)又出現(xiàn)可多次擦寫PROM：EPROM（紫外線擦除可編程只讀存儲(chǔ)器）和E2PROM（電擦寫可編程只讀存儲(chǔ)器）；特點(diǎn)：成本低，編程容易，適合于存儲(chǔ)函數(shù)、數(shù)據(jù)和表格（2）FPLA（FieldProgrammableLogicArray，現(xiàn)場(chǎng)可編程邏輯陣列）在PROM基礎(chǔ)上發(fā)展的一種PLDFPLA器件的特點(diǎn)：由可編程的與陣列和可編程的或陣列組成；編程工藝采用熔絲開關(guān)，為一次性編程器件；占用較大硅片面積；邏輯函數(shù)輸出以與-或表達(dá)式形式出現(xiàn)。,注：FPLA現(xiàn)已不常生產(chǎn)和使用！,5,圖2-2標(biāo)準(zhǔn)門電路構(gòu)成的組

3、合邏輯電路,與陣列、或陣列均固定！,2.1PLD的分類,6,2.1PLD的分類,圖2-3FPLA的基本熔絲結(jié)構(gòu),7,2.1PLD的分類,與陣列、或陣列均可編程,注：使用PLD編程器在現(xiàn)場(chǎng)可對(duì)與-或兩級(jí)陣列各交叉點(diǎn)編程，就能得到不同的邏輯函數(shù)這就是現(xiàn)場(chǎng)可編程邏輯陣列的含義。,圖2-4FPLA的映像邏輯圖,8,2.1PLD的分類,（3）PAL（ProgrammableArrayLogic，可編程陣列邏輯）繼FPLA之后，第一個(gè)具有典型實(shí)用意義的PLD分類：根據(jù)生產(chǎn)工藝的不同，分為TTL型、CMOS型及ECL型PAL。PAL器件的特點(diǎn)由可編程的與陣列和固定的或陣列組成；速度快、功耗低；除CMOS型P

4、AL外，其他PAL器件均為一次性編程器件；輸出及反饋電路有多種結(jié)構(gòu)類型。,9,2.1PLD的分類,行線（輸入變量）,列線（乘積項(xiàng)）,與陣列可編程，或陣列固定,圖2-5PAL器件的基本結(jié)構(gòu),10,2.1PLD的分類,（4）GAL（GenericArrayLogic，通用邏輯陣列）工藝上采用EEPROM的浮柵技術(shù)，具有可擦除、可重新編程、數(shù)據(jù)可長(zhǎng)期保存和可重新組合結(jié)構(gòu)的特點(diǎn)。比PAL器件功能更強(qiáng)，結(jié)構(gòu)更靈活，可取代同型號(hào)的PAL器件。應(yīng)用于低成本、不要求保密、電路簡(jiǎn)單的場(chǎng)合。,GAL區(qū)別于PAL和其他SPLD的最主要一點(diǎn)是其輸出結(jié)構(gòu)采用靈活的、可編程的輸出邏輯宏單元（OLMC，OutputLogi

5、cMacroCell）的形式。,11,2.1PLD的分類,(1)或門,(3)可編程多路開關(guān),圖2-6GAL器件輸出邏輯宏單元OLMC,返回,12,2.1PLD的分類,表2-1SPLD器件的性能特點(diǎn)比較,13,2.1PLD的分類,PAL和GAL器件的缺點(diǎn)：低密度，邏輯陣列規(guī)模小，每個(gè)器件僅相當(dāng)于幾十個(gè)等效門；結(jié)構(gòu)簡(jiǎn)單，只能實(shí)現(xiàn)規(guī)模較小的電路，不適于較復(fù)雜邏輯電路的設(shè)計(jì)；不能完全杜絕編程數(shù)據(jù)的非法抄襲。,SPLD器件的基本結(jié)構(gòu)：與或陣列通過(guò)編程改變與陣列、或陣列的內(nèi)部連接，實(shí)現(xiàn)不同的邏輯功能,14,2.1PLD的分類,2.高密度可編程邏輯器件（HDPLD）（1）CPLD（ComplexProgra

6、mmableLogicDevice，復(fù)雜可編程邏輯器件）采用CMOSEPROM、EEPROM、FlashMemory和SRAM等編程技術(shù)，構(gòu)成了高密度、高速度和低功耗的PLD。大多由宏單元、可編程I/O單元和可編程內(nèi)部連線組成。其集成度遠(yuǎn)遠(yuǎn)高于PAL和GAL，用來(lái)設(shè)計(jì)數(shù)字系統(tǒng)，體積小、功耗低、可靠性高。（2）FPGA（FieldProgrammableGatesArray，現(xiàn)場(chǎng)可編程門陣列器件）基本結(jié)構(gòu)一般由3個(gè)可編程邏輯模塊陣列組成：可配置邏輯模塊（CLB，ConfigurableLogicBlocks）輸入/輸出模塊（IOB，Input/OutputBlocks）互連資源（ICR，Inte

7、rconnectCapitalResource）或叫可編程互連線PI（ProgrammableInterconnect）FPGA器件內(nèi)還有一可配置的SRAM，加電后存儲(chǔ)配置數(shù)據(jù)，該數(shù)據(jù)決定了器件的具體邏輯功能。,15,2.1PLD的分類,二、按結(jié)構(gòu)特點(diǎn)分類目前常用的PLD都是從與或陣列和門陣列兩類基本結(jié)構(gòu)發(fā)展而來(lái)因此按結(jié)構(gòu)特點(diǎn)PLD分為兩大類：（1）陣列型的PLD器件：基本結(jié)構(gòu)為與或陣列；（2）單元型的PLD器件：基本結(jié)構(gòu)為邏輯單元SPLD（包括PROM、PLA、PAL、GAL）和絕大多數(shù)CPLD都屬于陣列型的PLD器件FPGA則屬于單元型的PLD器件：其基本結(jié)構(gòu)為可編程的邏輯塊。,16,2.

8、1PLD的分類,三、按編程特點(diǎn)分類1.按編程次數(shù)分類（1）一次性編程（OTP，OneTimeProgrammable）PLD采用熔絲工藝制造，熔絲斷后不能再接上；反熔絲短路后也不能再斷開，因此僅能一次性編程，不能重復(fù)編程和修改。不適用于數(shù)字系統(tǒng)的研制、開發(fā)和實(shí)驗(yàn)階段使用，而適用于產(chǎn)品定型后的批量生產(chǎn)。（2）可多次編程PLD大多采用場(chǎng)效應(yīng)管作編程元件，控制存儲(chǔ)器存儲(chǔ)編程信息。通常采用EPROM、EEPROM、FLASH或SRAM工藝制造?？芍貜?fù)編程和修改，適用于數(shù)字系統(tǒng)的研制、開發(fā)和實(shí)驗(yàn)階段使用。,17,2.1PLD的分類,表2-2一次性編程器件與可多次編程器件的比較,18,基本可編程元件：熔絲

9、型開關(guān)反熔絲型開關(guān)基于浮柵編程技術(shù)的可編程元件基于SRAM的可編程元件,2.1PLD的分類,2.按照不同的編程元件和編程工藝分類PLD是一種數(shù)字集成電路的半成品，在它的芯片上按照一定的排列方式集成了大量的門和觸發(fā)器等基本邏輯元件，使用者可以利用某種開發(fā)工具對(duì)它進(jìn)行加工，把片內(nèi)的元件連接起來(lái)，使它完成某個(gè)邏輯電路或系統(tǒng)功能，成為一個(gè)可以在實(shí)際電子系統(tǒng)中使用的專用集成電路。PLD實(shí)際上是通過(guò)對(duì)器件內(nèi)部的基本可編程元件進(jìn)行編程來(lái)實(shí)現(xiàn)用戶所需的邏輯功能的。,19,2.1PLD的分類,按照不同的編程元件和編程工藝劃分，PLD器件可分為4類：（1）采用熔絲型開關(guān)或反熔絲型開關(guān)的PLD（2）采用紫外光擦除E

10、PROM的PLD（3）采用電擦除EPROM的PLD（4）采用SRAM結(jié)構(gòu)的PLD,非易失性器件和易失性器件一般將采用前3類編程工藝的器件稱為非易失性器件，這類器件在編程后，配置數(shù)據(jù)將一直保持在器件內(nèi)，掉電后數(shù)據(jù)也不會(huì)丟失，直至將它擦除或重寫。采用第4類編程工藝的器件稱為易失性器件，這類器件在編程后，每次掉電后數(shù)據(jù)會(huì)丟失，在每次上電時(shí)需要重新配置數(shù)據(jù)。,20,2.1PLD的分類,表2-3按照不同的編程元件和編程工藝劃分,大部分CPLD采用電擦除EPROM的編程元件，大部分FPGA采用SRAM結(jié)構(gòu),21,2.2PLD的基本結(jié)構(gòu),一、PLD結(jié)構(gòu)原理二、PLD電路的表示方法三、SPLD的結(jié)構(gòu),內(nèi)容概要

11、,22,2.2PLD的基本結(jié)構(gòu),一、PLD結(jié)構(gòu)原理任何組合邏輯函數(shù)均可化為“與或”表達(dá)式，用“與門-或門”二級(jí)電路實(shí)現(xiàn)，任何時(shí)序電路都是由組合電路加上存儲(chǔ)元件（觸發(fā)器）構(gòu)成的。從原理上說(shuō)，與或陣列加上寄存器的結(jié)構(gòu)就可以實(shí)現(xiàn)任何數(shù)字邏輯電路。PLD采用與或陣列加上寄存器、加上可靈活配置的互連線的結(jié)構(gòu)，即可實(shí)現(xiàn)任意的邏輯功能。,23,2.2PLD的基本結(jié)構(gòu),與或陣列：PLD結(jié)構(gòu)的主體，用來(lái)實(shí)現(xiàn)各種邏輯函數(shù)和邏輯功能。輸入緩沖電路：增強(qiáng)輸入信號(hào)的驅(qū)動(dòng)能力，產(chǎn)生輸入信號(hào)的原變量和反變量；一般具有鎖存器、甚至是可組態(tài)的宏單元。輸出緩沖電路：對(duì)將要輸出的信號(hào)進(jìn)行處理，既能輸出純組合邏輯信號(hào)，也能輸出時(shí)序邏

12、輯信號(hào)。一般有三態(tài)門、寄存器等單元，甚至是宏單元。,圖2-7PLD的基本結(jié)構(gòu)框圖,24,2.2PLD的基本結(jié)構(gòu),二、PLD電路的表示方法1.PLD緩沖電路的表示PLD的輸入緩沖器和輸出緩沖器都采用互補(bǔ)的結(jié)構(gòu),2.PLD與門表示法圖中乘積項(xiàng)P=ABC,25,2.2PLD的基本結(jié)構(gòu),3.PLD或門表示法圖中F=P1+P2+P3,4.PLD連接的表示法下圖為PLD中陣列交叉點(diǎn)3種連接方式的表示法。圖（a）為廠家生產(chǎn)芯片時(shí)即已連接好，不可改變；圖（b）和（c）靠編程實(shí)現(xiàn)。,（a）固定連接（b）可編程連接（c）斷開,26,2.2PLD的基本結(jié)構(gòu),5.簡(jiǎn)單陣列的表示圖中輸出O1=P1+P2=/I1/I2I

13、3+I1I2/I3,乘積項(xiàng)P1,乘積項(xiàng)P2,27,2.2PLD的基本結(jié)構(gòu),三、SPLD的結(jié)構(gòu)1.PROM陣列結(jié)構(gòu)與陣列固定（包含輸入信號(hào)所有可能的組合），或陣列可編程。采用的是熔絲開關(guān)，為一次性編程PLD。,固定的與陣列,可編程的或陣列,28,2.2PLD的基本結(jié)構(gòu),2.PAL與GAL陣列結(jié)構(gòu)PAL與GAL門陣列結(jié)構(gòu)相同：與陣列可編程，或陣列固定。GAL區(qū)別于PAL和其他SPLD的最主要一點(diǎn)是其輸出結(jié)構(gòu)采用靈活的、可編程的輸出邏輯宏單元（OLMC，OutputLogicMacroCell）的形式。,可編程的與陣列,固定的或陣列,29,2.3CPLD的結(jié)構(gòu)與特點(diǎn),一、宏單元二、可編程I/O單元三

14、、可編程連線陣列四、CPLD的性能特點(diǎn),內(nèi)容概要,30,2.3CPLD的結(jié)構(gòu)與特點(diǎn),CPLD：ComplexProgrammableLogicDevice，復(fù)雜可編程邏輯器件是在PAL、GAL基礎(chǔ)上發(fā)展起來(lái)的陣列型PLD。采用CMOSEPROM、EEPROM、FlashMemory和SRAM等編程技術(shù)，構(gòu)成了高密度、高速度和低功耗的PLD?；窘Y(jié)構(gòu)：大多由宏單元、可編程I/O單元和可編程內(nèi)部連線組成。,CPLD集成度遠(yuǎn)遠(yuǎn)高于PAL和GAL，用來(lái)設(shè)計(jì)數(shù)字系統(tǒng)，體積小、功耗低、可靠性高。,31,2.3CPLD的結(jié)構(gòu)與特點(diǎn),Altera公司的MAX7000S的結(jié)構(gòu)框圖,32,2.3CPLD的結(jié)構(gòu)與特

15、點(diǎn),一、宏單元CPLD的邏輯宏單元主要包括與或陣列、觸發(fā)器和多路選擇器等電路，能獨(dú)立地配置為組合或時(shí)序工作方式。GAL器件的邏輯宏單元與I/O單元做在一起，稱為輸出邏輯宏單元（OLMC）；CPLD的邏輯宏單元都做在內(nèi)部，稱為內(nèi)部邏輯宏單元。,33,2.3CPLD的結(jié)構(gòu)與特點(diǎn),Altera公司MAX7000S宏單元結(jié)構(gòu),（1）邏輯陣列,（3）可編程觸發(fā)器,34,2.3CPLD的結(jié)構(gòu)與特點(diǎn),邏輯宏單元結(jié)構(gòu)和I/O控制結(jié)構(gòu)比GAL有所改進(jìn)，邏輯宏單元具有如下特點(diǎn)：（1）乘積項(xiàng)共享結(jié)構(gòu)為提供所需要的邏輯資源，可以借助可編程開關(guān)將同一宏單元（或其他宏單元）中未使用的乘積項(xiàng)聯(lián)合起來(lái)使用，這稱為乘積項(xiàng)共享。

16、每個(gè)宏單元中含有兩個(gè)或項(xiàng)輸出，每個(gè)或項(xiàng)均由固定的幾個(gè)乘積項(xiàng)輸入。每個(gè)或項(xiàng)輸出均可連接到相鄰的宏單元。提高了各單元或門的使用效率，可實(shí)現(xiàn)較復(fù)雜的邏輯功能。,35,2.3CPLD的結(jié)構(gòu)與特點(diǎn),圖2-8乘積項(xiàng)共享結(jié)構(gòu),36,2.3CPLD的結(jié)構(gòu)與特點(diǎn),（2）多觸發(fā)器和“隱埋”觸發(fā)器結(jié)構(gòu)每個(gè)邏輯宏單元內(nèi)含有兩個(gè)或兩個(gè)以上的觸發(fā)器。其中只有一個(gè)可與I/O引出端相連，其余均為“隱埋”觸發(fā)器，不與輸出端相連，但可以反饋到與陣列，構(gòu)成更復(fù)雜的時(shí)序電路?？商岣邇?nèi)部資源利用率。,GAL的OLMC只有1個(gè)觸發(fā)器,（3）觸發(fā)器類型可編程結(jié)構(gòu)通過(guò)對(duì)輸出觸發(fā)器編程，可實(shí)現(xiàn)4種不同類型觸發(fā)器結(jié)構(gòu)：D、T、J-K和R-S觸發(fā)

17、器。它們與邏輯宏單元相配合，可實(shí)現(xiàn)多種邏輯電路結(jié)構(gòu)。,37,2.3CPLD的結(jié)構(gòu)與特點(diǎn),二、可編程I/O單元輸入輸出單元（I/O單元）要考慮以下一些要求：能夠兼容TTL和CMOS多種接口電壓和接口標(biāo)準(zhǔn)；可配置為輸入、輸出、雙向I/O、集電極開路和三態(tài)門等各種組態(tài)；能提供適當(dāng)?shù)尿?qū)動(dòng)電流，以直接驅(qū)動(dòng)發(fā)光二極管等器件；降低功率消耗，防止過(guò)沖和減少電源噪聲。I/O單元分布于器件的四周，提供器件外部引腳與內(nèi)部邏輯之間的連接。主要由觸發(fā)器和緩沖器組成。每個(gè)IOB控制一個(gè)外部引腳，可將其編程為輸入、輸出或雙向I/O功能，或集電極開路、三態(tài)門等。,38,2.3CPLD的結(jié)構(gòu)與特點(diǎn),三、可編程連線陣列PIA，P

18、rogrammableInterconnectArray。其作用是在各邏輯宏單元之間以及邏輯宏單元和I/O單元之間提供互連網(wǎng)絡(luò)。采用固定長(zhǎng)度的連線進(jìn)行連接，從而有固定的延時(shí)，使時(shí)間性能容易預(yù)測(cè)。而在FPGA中基于通道布線方案的布線延時(shí)是累加的、可變的，并與路徑有關(guān)延遲不可預(yù)測(cè)！,39,2.3CPLD的結(jié)構(gòu)與特點(diǎn),四、CPLD的性能特點(diǎn)（1）可多次編程、改寫和擦除。（2）采用CMOSEPROM、EEPROM、FlashMemory和SRAM等編程技術(shù)，具有高密度、高速度、高可靠性和低功耗。（3）I/O端數(shù)和內(nèi)含觸發(fā)器可多達(dá)數(shù)百個(gè)，集成度遠(yuǎn)遠(yuǎn)高于PAL和GAL。（4）有靈活多樣的邏輯結(jié)構(gòu)，可滿足各

19、種數(shù)字電路系統(tǒng)設(shè)計(jì)的需要。（5）內(nèi)部時(shí)間延遲與器件結(jié)構(gòu)及邏輯連接等無(wú)關(guān)，可預(yù)測(cè)，易消除競(jìng)爭(zhēng)冒險(xiǎn)。（6）有多位加密位，且器件等效數(shù)千個(gè)邏輯門以上，因此可杜絕編程數(shù)據(jù)的非法抄襲。,CPLD能實(shí)現(xiàn)較復(fù)雜的邏輯，不僅僅因?yàn)椴捎昧讼冗M(jìn)的編程工藝和邏輯結(jié)構(gòu)，還在于提供了先進(jìn)的數(shù)字系統(tǒng)設(shè)計(jì)開發(fā)工具。,40,2.4FPGA的結(jié)構(gòu)與特點(diǎn),一、可配置邏輯模塊（CLB）二、輸入/輸出模塊（IOB）三、可編程互連線（PI）四、片內(nèi)RAM五、FPGA的性能特點(diǎn)六、FPGA與CPLD的區(qū)別,內(nèi)容概要,41,2.4FPGA的結(jié)構(gòu)與特點(diǎn),與CPLD相比，F(xiàn)PGA具有更高的集成度、更強(qiáng)的邏輯功能和更大的靈活性。FPGA器件基本

20、結(jié)構(gòu)一般由3個(gè)可編程邏輯模塊陣列組成：可配置邏輯模塊（CLB，ConfigurableLogicBlock）輸入/輸出模塊（IOB，Input/OutputBlock）可編程互連線PI（ProgrammableInterconnect），或叫互連資源（ICR，InterconnectCapitalResource）FPGA器件內(nèi)還有一可配置的SRAM，其加電后存儲(chǔ)的數(shù)據(jù)決定器件的具體邏輯功能。,42,2.4FPGA的結(jié)構(gòu)與特點(diǎn),圖2-9FPGA基本結(jié)構(gòu)(XilinxXC4000),（1）,（2）,（3）,43,2.4FPGA的結(jié)構(gòu)與特點(diǎn),一、可配置邏輯模塊（CLB）CLB是FPGA的主要組成部

21、分，是實(shí)現(xiàn)邏輯功能的基本結(jié)構(gòu)單元。它主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。在Xilinx公司的XC4000器件中每個(gè)CLB由3個(gè)組合邏輯函數(shù)發(fā)生器、2個(gè)觸發(fā)器和由數(shù)據(jù)選擇器組成的內(nèi)部控制電路構(gòu)成。,圖2-10XC4000的CLB基本結(jié)構(gòu),44,2.4FPGA的結(jié)構(gòu)與特點(diǎn),邏輯函數(shù)發(fā)生器G、F、H均為查找表結(jié)構(gòu)，其工作原理類似于ROM，其物理結(jié)構(gòu)是靜態(tài)存儲(chǔ)器（SRAM）。SRAM的地址線即輸入變量值，SRAM的輸出為邏輯函數(shù)值。N個(gè)輸入的查找表可以實(shí)現(xiàn)任意一個(gè)N輸入的組合邏輯函數(shù)。G、F為4輸入函數(shù)發(fā)生器，H為3輸入函數(shù)發(fā)生器，。G、F和H結(jié)合起來(lái)，總共可以實(shí)現(xiàn)多達(dá)九變量的組合邏輯

22、函數(shù)。CLB中的兩個(gè)邊沿觸發(fā)的D觸發(fā)器主要用來(lái)實(shí)現(xiàn)寄存器邏輯。它們有公共的時(shí)鐘和時(shí)鐘使能輸入端，S/R控制電路可以分別對(duì)兩個(gè)觸發(fā)器異步置位和復(fù)位，每個(gè)觸發(fā)器都可以配置成上升沿觸發(fā)和下降沿觸發(fā)。CLB中的各種數(shù)據(jù)選擇器(4選1，2選1等)可以被編程，分別用來(lái)選擇觸發(fā)器激勵(lì)輸入信號(hào)、時(shí)鐘有效邊沿、時(shí)鐘使能信號(hào)以及輸出信號(hào)，它們的地址控制信號(hào)均由編程信息提供。,45,2.4FPGA的結(jié)構(gòu)與特點(diǎn),二、輸入/輸出模塊（IOB）IOB分布于器件的四周，提供器件外部引腳與內(nèi)部邏輯之間的連接。主要由觸發(fā)器和緩沖器組成。每個(gè)IOB控制一個(gè)外部引腳，可將其編程為輸入、輸出或雙向I/O功能，或組合邏輯、寄存器邏輯、

23、三態(tài)邏輯等。,可編程接口,圖2-11XC4000的IOB基本結(jié)構(gòu),46,2.4FPGA的結(jié)構(gòu)與特點(diǎn),三、可編程互連線（PI）遍布器件內(nèi)部，提供高速可靠的內(nèi)部連線。它將CLB之間、CLB和IOB之間連接起來(lái)，構(gòu)成復(fù)雜的邏輯。主要由縱橫分布在CLB陣列之間的金屬線網(wǎng)絡(luò)和位于縱橫交叉點(diǎn)上的可編程開關(guān)矩陣（PSM，ProgrammableSwitchMatrix）組成。FPGA使用分層連線資源結(jié)構(gòu)，提供3種連接結(jié)構(gòu)：?jiǎn)伍L(zhǎng)線連接雙長(zhǎng)線連接長(zhǎng)線連接,CPLD采用固定長(zhǎng)度的連線!,47,2.4FPGA的結(jié)構(gòu)與特點(diǎn),（1）單/雙長(zhǎng)線連接用于CLB之間的連接。任意兩點(diǎn)間的連接都要通過(guò)開關(guān)矩陣。利于相鄰CLB之間

24、的快速互連和復(fù)雜互連，但FPGA內(nèi)部時(shí)延與器件結(jié)構(gòu)和邏輯布線等有關(guān)，其信號(hào)傳輸時(shí)延不確定。通用單長(zhǎng)線連接包括夾在CLB之間的8條垂直和8條水平金屬線段，其交叉點(diǎn)是PSM。用于相鄰CLB或CLB與IOB之間的連接。通用雙長(zhǎng)線連接包括夾在CLB之間的4條垂直和4條水平金屬線段。其長(zhǎng)度是單長(zhǎng)線的兩倍。用于連接兩個(gè)相隔（非相鄰）的CLB。,48,2.4FPGA的結(jié)構(gòu)與特點(diǎn),圖2-12通用單/雙長(zhǎng)線連接結(jié)構(gòu),相鄰,相鄰,相隔,相隔,單長(zhǎng)線,雙長(zhǎng)線,49,2.4FPGA的結(jié)構(gòu)與特點(diǎn),（2）長(zhǎng)線連接長(zhǎng)線是水平或垂直地貫穿于整個(gè)芯片的金屬線，稱為水平長(zhǎng)線和垂直長(zhǎng)線。不經(jīng)過(guò)PSM，信號(hào)延遲小，主要用于長(zhǎng)距離或多

25、分支信號(hào)（如控制、時(shí)鐘信號(hào)）的傳送。,50,2.4FPGA的結(jié)構(gòu)與特點(diǎn),四、片內(nèi)RAM在進(jìn)行數(shù)字信號(hào)處理、數(shù)據(jù)加密或數(shù)據(jù)壓縮等復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì)時(shí)，要用到存儲(chǔ)器。如果將存儲(chǔ)模塊集成到PLD芯片中，可簡(jiǎn)化設(shè)計(jì)，提高系統(tǒng)速度，還可減少數(shù)據(jù)存儲(chǔ)的成本，使芯片內(nèi)外數(shù)據(jù)交換更可靠。目前新一代FPGA都提供片內(nèi)RAM。這種片內(nèi)RAM的速度非?？欤x操作的時(shí)間為34ns，寫操作的時(shí)間為5ns。FPGA的片內(nèi)RAM分為兩類：塊RAM分布式RAM,51,2.3CPLD的結(jié)構(gòu)與特點(diǎn),五、FPGA的性能特點(diǎn)（1）采用SRAM編程技術(shù)，具有高密度、高速度、高可靠性和低功耗。（2）豐富的I/O端數(shù)和觸發(fā)器，集成度遠(yuǎn)遠(yuǎn)高于

26、PAL和GAL。（3）結(jié)構(gòu)靈活，內(nèi)部的CLB、IOB和PI均可編程；強(qiáng)有力的組合邏輯函數(shù)發(fā)生器，可實(shí)現(xiàn)多個(gè)變量的任意邏輯?？蓾M足各種數(shù)字電路系統(tǒng)設(shè)計(jì)的需要。（4）某些FPGA還提供片內(nèi)高速RAM，可用于FIFO等的設(shè)計(jì)。（5）每次上電時(shí)需進(jìn)行數(shù)據(jù)配置；斷電后，配置數(shù)據(jù)自動(dòng)丟失。（6）內(nèi)部時(shí)間延遲與器件結(jié)構(gòu)及邏輯連接等有關(guān)，故信號(hào)傳輸時(shí)延不可預(yù)測(cè)缺點(diǎn)。,與CPLD的最大區(qū)別!,52,2.4FPGA的結(jié)構(gòu)與特點(diǎn),六、FPGA與CPLD的區(qū)別編程技術(shù)與數(shù)據(jù)易失性通常FPGA采用SRAM進(jìn)行功能配置，可以重復(fù)編程，但系統(tǒng)掉電后，SRAM中的數(shù)據(jù)丟失。因此，需在FPGA外加EPROM，將配置數(shù)據(jù)寫入其中

27、，系統(tǒng)每次上電自動(dòng)將數(shù)據(jù)引入SRAM中。而一般CPLD器件采用EEPROM存儲(chǔ)技術(shù)，可重復(fù)編程，且系統(tǒng)掉電后，EEPROM中的數(shù)據(jù)不會(huì)丟失，適于數(shù)據(jù)的保密。觸發(fā)器資源FPGA器件由于含有豐富的觸發(fā)器資源，容易實(shí)現(xiàn)時(shí)序邏輯，若要求實(shí)現(xiàn)比較復(fù)雜的組合電路則需要幾個(gè)CLB結(jié)合起來(lái)實(shí)現(xiàn)。CPLD的與或陣列結(jié)構(gòu)，使它更適合于實(shí)現(xiàn)大規(guī)模的組合邏輯功能，而它的觸發(fā)器資源相對(duì)比較少。,53,2.4FPGA的結(jié)構(gòu)與特點(diǎn),芯片利用率FPGA多為細(xì)粒度結(jié)構(gòu)。FPGA內(nèi)部有豐富連線資源，CLB分塊比較小，芯片利用率比較高。CPLD多為粗粒度結(jié)構(gòu)。CPLD宏單元的與或陣列較大，通常不能完全被應(yīng)用，而且宏單元之間主要通過(guò)

28、高速數(shù)據(jù)通道連接，容量有限，限制了器件的靈活布線，因此CPLD利用率比FPGA低。布線結(jié)構(gòu)與延時(shí)預(yù)測(cè)性FPGA為非連續(xù)式布線。FPGA器件在每次編程時(shí)實(shí)現(xiàn)的邏輯功能一樣，但走的路線不同，因此延時(shí)難以預(yù)測(cè)，要求開發(fā)軟件允許工程師對(duì)關(guān)鍵的路線給予限制。CPLD為連續(xù)式布線。CPLD每次布線路徑一樣，其連續(xù)式互連結(jié)構(gòu)利用具有同樣長(zhǎng)度的一些金屬線實(shí)現(xiàn)邏輯單元之間的互連，消除了分段式互連結(jié)構(gòu)在定時(shí)上的差異，并且在邏輯單元之間提供快速而且具有固定延時(shí)的通路。另外，CPLD的延時(shí)比較小。,54,2.4FPGA的結(jié)構(gòu)與特點(diǎn),表2-4FPGA與CPLD的比較,55,2.5主要的PLD廠商,56,2.5主要的PL

29、D廠商,1.Altera公司九十年代以后發(fā)展很快，是三大PLD供應(yīng)商之一。早期有MAX系列（第一代基于乘積項(xiàng)結(jié)構(gòu)的CPLD）；后來(lái)有FLEX系列、APEX系列、ACEX系列；2002年推出Cyclone系列（成本最低）、Stratix系列（高速、高密度）；2004年推出CycloneII系列、StratixII系列，MAXII系列（第二代低成本MAXCPLD產(chǎn)品，采用新的查找表結(jié)構(gòu)）Altera公司的PLD的特點(diǎn)：高性能高集成度高性價(jià)比器件延時(shí)可預(yù)測(cè)豐富的IP核、宏功能庫(kù),Altera、Xilinx和Lattice是全球最大的三個(gè)PLD廠商,全球CPLD/FPGA產(chǎn)品60%以上是由Altera

30、和Xilinx提供的。,57,2.5主要的PLD廠商,2.Xilinx（賽靈思）公司FPGA的發(fā)明者（Xilinx公司于1985年首次推出FPGA），老牌PLD公司；三大PLD供應(yīng)商之一；產(chǎn)品種類較全：FPGA：XC，Virtex，Spartan系列CPLD：CoolRunner，XC9500系列通常來(lái)說(shuō)，在歐洲用Xilinx產(chǎn)品的人多，在日本和亞太地區(qū)用Altera產(chǎn)品的人多，在美國(guó)則是平分秋色。開發(fā)軟件：Foundation早期的開發(fā)工具，逐步被ISE取代；ISEXilinx公司集成開發(fā)的工具；ISEWebpackXilinx提供的免費(fèi)開發(fā)軟件，功能比ISE少一些，可以從Xilinx網(wǎng)站下

31、載；嵌入式開發(fā)套件（EDK）用于開發(fā)集成PowerPC硬核和MicroBlaze軟核CPU的工具；SystemGeneratorforDSP配合Mathlab，在FPGA中完成數(shù)字信號(hào)處理的工具。,58,2.5主要的PLD廠商,3.Lattice（萊迪思）公司ISP（InSystemProgrammable）技術(shù)的發(fā)明者，ISP技術(shù)極大地促進(jìn)了PLD產(chǎn)品的發(fā)展。三大PLD供應(yīng)商之一；GAL器件最早由Lattice公司生產(chǎn)，于80年代初期推出。其PLD產(chǎn)品包括高密度PLD和低密度PLD。主要產(chǎn)品有ispLSI2000/5000/8000，MACH4/5，ispMACH4000等。中小規(guī)模PLD比

32、較有特色，不過(guò)其大規(guī)模PLD、FPGA的競(jìng)爭(zhēng)力還不夠強(qiáng)。1999年推出可編程模擬器件。開發(fā)工具比Altera和Xilinx略遜一籌。開發(fā)工具主要有ispDesignEXPERT、ispLEVER（后者2002年新推出）。,59,2.5主要的PLD廠商,4.Actel公司是反熔絲（一次性燒寫）PLD的領(lǐng)導(dǎo)者，1988年推出第一個(gè)反熔絲（antifuse）FPGA產(chǎn)品。由于反熔絲PLD抗輻射、耐高低溫、功耗低、速度快，所以在軍品和宇航級(jí)上有較大優(yōu)勢(shì)。Altera和Xilinx則一般不涉足軍品和宇航級(jí)市場(chǎng)。是FPGA的專業(yè)制造商。其FPGA產(chǎn)品被廣泛應(yīng)用于通訊、計(jì)算機(jī)、工業(yè)控制、軍事、航空和其他電子

33、系統(tǒng)。由于采用了獨(dú)特的抗熔絲硅體系結(jié)構(gòu)，其FPGA產(chǎn)品具有可靠性高、抗輻射強(qiáng)、能夠在極端環(huán)境條件下使用等特點(diǎn)，因而被美國(guó)宇航局的太空船（spacecraft）、哈勃望遠(yuǎn)鏡修復(fù)、火星探測(cè)器（MarsExplorer）、國(guó)際空間站（Internationalspacestation）等項(xiàng)目所采用。結(jié)合了E2CMOS和ISP技術(shù)，采用的是反熔絲開關(guān)，因此為OTP一次性編程器件。適于產(chǎn)品定型后的批量生產(chǎn)，便于保護(hù)知識(shí)產(chǎn)權(quán)。開發(fā)工具有Designer，Libro2.2。,60,2.6Altera公司的系列產(chǎn)品,一、Altera器件系列簡(jiǎn)介二、Altera器件的用戶I/O引腳和典型可用門三、Altera器

34、件的命名方法四、MAX系列五、Cyclone系列六、Cyclone系列七、Stratix系列八、Stratix系列九、StratixGX系列,內(nèi)容概要,61,2.6Altera公司的系列產(chǎn)品,一、Altera器件系列簡(jiǎn)介,注1：2002年還推出StratixGX系列，支持高速信號(hào)。注2：除MAX系列為CPLD外，其余均為FPGA。,62,2.6Altera公司的系列產(chǎn)品,Altera公司的PLD產(chǎn)品MAX系列基于乘積項(xiàng)的結(jié)構(gòu)，第一代CPLD（第二代MAX基于查找表）FLEX系列基于查找表的結(jié)構(gòu)，集CPLD和FPGA的優(yōu)點(diǎn)于一身APEX系列（支持SOPC）系統(tǒng)級(jí)芯片，多核結(jié)構(gòu)，集成度較高ACEX

35、系列結(jié)構(gòu)與FLEX10K系列器件類似，但工作電壓和制作工藝不同Cyclone系列（支持SOPC）2002年推出低成本FPGACyclone，2004年推出CycloneStratix系列（支持SOPC）2002年推出高速度、高密度FPGAStratix，2004年推出Stratix,63,2.6Altera公司的系列產(chǎn)品,HardCopy系列器件,業(yè)界最引人注目的結(jié)構(gòu)化ASIC。在最終投片前，使用Stratix系列器件進(jìn)行設(shè)計(jì)原型的開發(fā)和驗(yàn)證，然后將其無(wú)縫移植到全定制器件HardCopy中，無(wú)風(fēng)險(xiǎn)、低成本、周期短。關(guān)鍵特性：在系統(tǒng)和硅片內(nèi)大批量設(shè)計(jì)驗(yàn)證；FPGA原型至低成本、大批量結(jié)構(gòu)化ASI

36、C的全套移植；對(duì)FPGA原型的置入式替代；可采用Cadence、MentorGraphics、Synopsys和Synplicity公司的標(biāo)準(zhǔn)綜合、驗(yàn)證、時(shí)序分析和等價(jià)校驗(yàn)工具，并結(jié)合Altera的Quartus軟件進(jìn)行設(shè)計(jì)；支持Nios嵌入式處理器。,64,2.6Altera公司的系列產(chǎn)品,二、Altera器件的用戶I/O引腳和典型可用門,65,2.6Altera公司的系列產(chǎn)品,三、Altera器件的命名方法,可用門數(shù)，以K為單位,1.FLEX系列EPF10K250FLEX10K系列，有2501000個(gè)可用邏輯門EPF6010FLEX6000系列，有101000個(gè)可用邏輯門2.MAX系列EP

37、M9320MAX9000系列，有320個(gè)可用宏單元EPM7032MAX7000系列，有32個(gè)宏單元EP610、EP910、EP1810Classic系列*EPM240MAX系列，有240個(gè)邏輯單元3.APEX系列EP20K1500APEX20K系列，有15001000個(gè)可用邏輯門*EP2A90APEXII系列，約有901000個(gè)LE,宏單元數(shù),邏輯單元數(shù),66,2.6Altera公司的系列產(chǎn)品,4.ACEX系列EP1K30ACEX1K系列，有301000個(gè)可用邏輯門-*5.Cyclone系列EP1C20Cyclone系列，約有201000個(gè)LEEP2C70Cyclone系列，約有701000個(gè)

38、LE*6.Stratix系列EP1S80Stratix系列，約有801000個(gè)LEEP2S180Stratix系列，約有1801000個(gè)LE*7.StratixGX系列EP1SGX40GStratixGX系列，約有401000個(gè)LE,新產(chǎn)品的容量均用LE數(shù)來(lái)衡量！,67,2.6Altera公司的系列產(chǎn)品,四、MAX系列,68,2.6Altera公司的系列產(chǎn)品,MAX:TheLowest-CostCPLDEver0.18-mFlashTechnologyNewLogicArchitectureLUT（ComparewithMAXProductTerm）1/2theCost1/10thePower

39、Consumption2XthePerformance4XtheDensityNon-Volatile,Instant-On（瞬態(tài)啟動(dòng)）Supports3.3-,2.5-&1.8-VSupplyVoltages,69,2.6Altera公司的系列產(chǎn)品,MAXAdvantages,70,2.6Altera公司的系列產(chǎn)品,FormulaforBreakthrough,71,2.6Altera公司的系列產(chǎn)品,MAXDeviceFamily,72,2.6Altera公司的系列產(chǎn)品,MAXPackaging&UserI/OPins,低成本封裝：TQFP和FBGA每一種密度下的每一種封裝具有優(yōu)化的I/O引

40、腳數(shù)引腳與MAX7000或MAX3000不兼容,73,2.6Altera公司的系列產(chǎn)品,1.成本優(yōu)化的架構(gòu)傳統(tǒng)的CPLD架構(gòu)基于宏單元的邏輯陣列塊（LAB）和特定的全局布線矩陣（GlobalRouting）邏輯密度增加，布線區(qū)域呈指數(shù)增長(zhǎng)MAX的CPLD架構(gòu)基于LUT的LAB陣列和特定的多軌道連線（MultiTrackInterconnect）邏輯密度增加，布線區(qū)域呈線性增長(zhǎng),MAX系列的主要特征,74,2.6Altera公司的系列產(chǎn)品,MAXArchitecture,75,2.6Altera公司的系列產(chǎn)品,2.低功耗,76,2.6Altera公司的系列產(chǎn)品,MAX&MAXIIComparis

41、on,77,2.6Altera公司的系列產(chǎn)品,3.高性能MAX7000系列工作頻率可達(dá)151.5MHz，tPD=6nsMAXII工作頻率可達(dá)300MHz，tPD=3.6ns4.用戶Flash存儲(chǔ)器（MAX系列沒(méi)有）內(nèi)嵌用戶Flash存儲(chǔ)器，容量8Kbit，用戶可訪問(wèn)、可編程。用途替代串行EEPROM，存儲(chǔ)修訂版本號(hào)或序列號(hào)；替代通用小容量Flash，存儲(chǔ)ASIC、ASSP、模擬器件、微處理器或微控制器的初始化數(shù)據(jù)。與用戶Flash存儲(chǔ)器的接口串行外設(shè)接口（SPI），并口，可編程邏輯例化的接口,78,2.6Altera公司的系列產(chǎn)品,5.實(shí)時(shí)在系統(tǒng)可編程能力（ISP）Flash配置塊和可編程邏輯

42、塊分離，使得ISP成為可能，允許用戶編程正在工作的器件；無(wú)須將設(shè)備斷電，可快速進(jìn)行現(xiàn)場(chǎng)產(chǎn)品升級(jí)。遠(yuǎn)程升級(jí)的步驟（1）通過(guò)一個(gè)確定的、或遠(yuǎn)程的連接，將編程比特流發(fā)送給應(yīng)用系統(tǒng)，通過(guò)JTAG端口將數(shù)據(jù)下載到配置Flash存儲(chǔ)器中并存儲(chǔ)，此時(shí)用戶Flash存儲(chǔ)器、可編程邏輯和I/O管腳依然在工作狀態(tài)，正常運(yùn)行不受干擾；（2）新比特流可以立即更新可編程邏輯，或等到下一個(gè)上電循環(huán)當(dāng)系統(tǒng)使用較少時(shí)再更新。,79,2.6Altera公司的系列產(chǎn)品,6.靈活的多電壓MultiVolt內(nèi)核允許器件在1.8V、2.5V或3.3V電源電壓環(huán)境下工作：對(duì)應(yīng)1.8V、2.5V或3.3V電源電壓，有兩個(gè)器件系列，設(shè)計(jì)者可

43、根據(jù)電路板的電源電壓選擇不同的器件系列，從而減少電源電壓的種類數(shù)量，簡(jiǎn)化板級(jí)設(shè)計(jì)；支持Altera的多電壓I/O接口特性：允許和其它器件保持1.5V、1.8V、2.5V或3.3V邏輯級(jí)的無(wú)縫連接。因?yàn)镸AXII器件內(nèi)部有兩個(gè)或4個(gè)I/O區(qū)，每個(gè)I/O區(qū)可采用獨(dú)立的VCCIO供電。,80,2.6Altera公司的系列產(chǎn)品,7.JTAG翻譯器MAXII具有被稱為JTAG翻譯器的功能：允許通過(guò)MAXII器件執(zhí)行定制的JTAG指令，配置單板上不兼容JTAG協(xié)議的器件（如標(biāo)準(zhǔn)Flash器件）；可作為Flash下載器使用8.I/O能力MAXII的I/O能力加強(qiáng)了易用性和系統(tǒng)集成能力：支持多種I/O標(biāo)準(zhǔn)（見

44、基于FPGA的嵌入式系統(tǒng)設(shè)計(jì)P16表1.5）；支持熱插拔（見書P16表1.6）；快速I/O連接；多個(gè)I/O區(qū)，每個(gè)I/O區(qū)支持一個(gè)獨(dú)立的I/O標(biāo)準(zhǔn)，與其他器件保持多個(gè)電壓級(jí)別的無(wú)縫連接。,81,2.6Altera公司的系列產(chǎn)品,五、Cyclone系列,82,2.6Altera公司的系列產(chǎn)品,1.概述有史以來(lái)成本最低的FPGA；比以前的低成本FPGA性能優(yōu)越57%；采用成本優(yōu)化的全銅SRAM工藝，工藝線寬0.13m；電源電壓1.5V；支持熱插拔；完全支持3.3V單端I/O標(biāo)準(zhǔn)；完全符合3.3VPCI規(guī)范2.2版本；2,91020,060個(gè)邏輯單元(EP1C3EP1C20）；59,904294,9

45、12bit的嵌入RAM；封裝形式多種：144-PinTQFP，400-PinFBGA；EP1C20最大用戶I/O引腳數(shù)為301。,低成本！,83,2.6Altera公司的系列產(chǎn)品,Note:AllDensitiesWillbeOfferedinAllSpeedGrades(-6,-7,-8),(1)250KUnitsin2004,(2)50KUnitsforEnd2003,PricesStartingat$4,CycloneFamilyOverview,這里C指Cyclone系列，C后面的數(shù)字代表邏輯單元數(shù)，以K為單位。,84,2.6Altera公司的系列產(chǎn)品,CyclonePackageOf

46、ferings&UserI/OPins,100-PinTQFP*0.5mm16x1665,DeviceEP1C3EP1C4EP1C6EP1C12EP1C20,DenotesVerticalMigration,324-PinFBGA*1.0mm19x19249249233,240-PinPQFP*0.5mm34.6x34.6185173,144-PinTQFP*0.5mm22x2210498,400-PinFBGA*1.0mm21x21301301,256-PinFBGA*1.0mm17x17185185,*TQFP=ThinPlasticQuadFlatPack纖薄四方扁平封裝*PQFP=Pl

47、asticQuadFlatPack塑料四方扁平封裝*FBGA=FinelineBGA細(xì)線球體柵格陣列封裝,85,2.6Altera公司的系列產(chǎn)品,HalfthePriceofCompetition,ProASICDevices,Spartan-IIEDevices,RelativeDieSizeDensity(LEs)PriceConfiguration,CycloneDevices,ispXPDevices,1.05,980$8.95Optional,2.16,144$17.95Optional,N/A6,100$35.00Embedded,N/A7,056$125.00Embedded,P

48、roductFeatures,PLUS,(1)CompetitorsPricingObtainedfrom(orBasedon)ProductPressReleasesonDevicesShippingToday,(1),EP1C6,86,2.6Altera公司的系列產(chǎn)品,CompleteLow-CostSolution,ConfigurationDevice,NewLow-CostSerialConfigurationDeviceFamilySignificantlyReducesOverallSolutionCost,RelativeCost,VolumePricingof$1to$3,P

49、reviousAlteraSolutions,CycloneSolution,65%TotalCostReduction,1.75,1.50,1.25,1.00,0.75,0.50,0.25,0,FPGA,87,2.6Altera公司的系列產(chǎn)品,ImplementingaLow-CostMicroprocessorinCycloneDevices,EffectiveCostofProcessor&PeripheralsLessthan$2,DeviceCost(1),EffectiveProcessorCost,Quantity,$4.00$8.00$12.00,$2.00$4.00$6.00

50、,250K10K100,(1)PricingForEP1C3T100Today,Processor&PeripheralsConsumeLessthan1,500LEs,88,2.6Altera公司的系列產(chǎn)品,EP1C20DeviceFloorplan,EP1C20,Phase-LockedLoops(PLLs),LogicArray,M4KRAMBlock,BottomIOEs:LVDS&DDR,TopIOEs:LVDS&DDR,SideIOEs:LVDS,DDR&PCI,SideI/OElements(IOEs):LVDS,DDR&PCI,（1）,（2）,（3）,（4）,89,2.6Alt

51、era公司的系列產(chǎn)品,2.嵌入式存儲(chǔ)資源由1列或2列M4K存儲(chǔ)器塊組成。M4K塊可以用來(lái)實(shí)現(xiàn)軟乘法器，以滿足圖像處理、音頻處理和消費(fèi)類電子產(chǎn)品的需要；軟乘法器可以根據(jù)數(shù)據(jù)位寬、系數(shù)位寬來(lái)定制，并根據(jù)需要選擇精度。,90,2.6Altera公司的系列產(chǎn)品,M4KEmbeddedMemoryBlocks,Type:M4KRAMBlockApplications:HeaderStorage,ChannelizedFunctions,PacketProcessingSize:4,608Bits(IncludesParityBits),Features,200-MHzPerformanceFullySy

52、nchronousTrueDual-PortModeSimpleDual-PortModeMixed-ClockModeMixed-WidthModeShiftRegisterModeRead-OnlyModeByteEnablesInitializationSupport,ReadPort(A),WritePort(B),4Kx1,2Kx2,1Kx4,512x8,256x16,128x32,512x9,4Kx12Kx21Kx4512x8256x16128x32512x9256x18128x36,256x18,128x36,SupportedinSimple&TrueDual-PortMode

53、SupportedOnlyinSimpleDual-PortMode,Mixed-WidthConfigurations,91,2.6Altera公司的系列產(chǎn)品,3.專用外部存儲(chǔ)接口電路支持與DDRSDRAM、FCRAM以及SDRSDRAM器件的快速、可靠數(shù)據(jù)交換，最高速率可達(dá)266Mbps。133-MHzInterfaceSupportedinTop&BottomI/OBanksLimitedSupportinLeft(1)&RightI/OBanksUptoTwoIndependentGroupsperBankEachSupporting8-BitWideDataBus,DeviceBot

54、tomEdge,DQSSignalPin,AssociatedDQSignalPins,92,2.6Altera公司的系列產(chǎn)品,4.支持的接口及協(xié)議支持多種串行總線和網(wǎng)絡(luò)接口、通信協(xié)議，并提供有IP核PCI總線支持66MHz,32-bitPCI標(biāo)準(zhǔn)SDRAM和FCRAM接口10/100Mbps及千兆以太網(wǎng)串行總線接口SPI、I2C、IEEE1394、USB通信協(xié)議支持E1、E3、T1、T3、SONET/SDH通信協(xié)議；支持POS-PHY和UTOPIA通信接口協(xié)議,93,2.6Altera公司的系列產(chǎn)品,5.I/O特性CyclonedeviceIOEssupportthefollowingI/O

55、standards:3.3-VLVTTL/LVCMOS2.5-VLVTTL/LVCMOS1.8-VLVTTL/LVCMOS1.5-VLVCMOS3.3-VPCILVDS（低電壓差分信號(hào)）SSTL-2classIandIISSTL-3classIandIIDifferentialSSTL-2classII(onoutputclocksonly)5.,94,2.6Altera公司的系列產(chǎn)品,6.支持Nios系列嵌入式處理器NiosII系列嵌入式處理器和外圍設(shè)備占用約600個(gè)LE，可實(shí)現(xiàn)SOPC；在最大Cyclone器件EP1C20中，可集成多個(gè)NiosII處理器；可以在NiosII處理器指令集中增

56、加用戶定制指令，加速軟件算法。,95,2.6Altera公司的系列產(chǎn)品,7.配置器件3.3-VAlteraSerialConfigurationDeviceFamilyHigh-VolumePricingLessthan10%thePriceofCycloneDeviceRangesfrom$1to$3UsesNewActiveSerialInterfaceBasedonFlashTechnologyArea-Efficient8-PinSOICPackaging,96,2.6Altera公司的系列產(chǎn)品,六、Cyclone系列,97,2.6Altera公司的系列產(chǎn)品,1.主要特性Cyclone

57、IIFPGAsIntroducingTheLowest-CostFPGAsEverIndustrysSmallestDieSizeLowestPriceperLogicDensityLow-CostPackageOfferings30%LowerCostthanCycloneEnhancedFeatureSet3xtheDensityofCyclone（EP1C20EP2C70）Dedicated18x18MultipliersforDSPFunctionsDedicatedExternalMemoryProven90-nmProcessTechnology2ndAlteraProducton

58、TSMC90-nmProcess,Cyclone為0.13m,高密度、低成本！,98,2.6Altera公司的系列產(chǎn)品,CycloneFamilyComparison,99,2.6Altera公司的系列產(chǎn)品,CycloneIIDeviceFamily,100,2.6Altera公司的系列產(chǎn)品,CycloneIIPackaging&UserI/O,101,2.6Altera公司的系列產(chǎn)品,2.專用外部存儲(chǔ)器接口ExternalMemoryInterfaceSummary,102,2.6Altera公司的系列產(chǎn)品,3.I/O特性I/OStandardsSummary,103,2.6Altera公司的系列產(chǎn)品,OtherI/OFeaturesPCISupport64-Bit,66-MHzPCIv2.264-Bit,100-MHzPCI-XMode1ProgrammableDriveStrengthHotSocketingSupport（支持熱插拔）,104,2.6Altera公司的系列產(chǎn)品,4.支持NiosII嵌入式處理器NiosII系列嵌入式處理器和外圍設(shè)備占用約600個(gè)LE，可實(shí)現(xiàn)SOPC；在最大Cyclone器件EP2C70中，可集成多個(gè)NiosII處理器；每個(gè)