1、第五章 觸發(fā)器,5.1 概述 1. 什么是觸發(fā)器? 具有記憶功能的基本邏輯單元，能存儲一位二值信號的電路。全稱：雙穩(wěn)態(tài)觸發(fā)器（FlipFlop），簡寫FF。是構(gòu)成數(shù)字系統(tǒng)的另一種基本邏輯單元。 2. FF的特點 具有兩個穩(wěn)定的狀態(tài) 0狀態(tài)、1狀態(tài) FF在0狀態(tài) 存0；在1狀態(tài) 存1。 只要不去打擾它，狀態(tài)始終不變。 能夠在輸入信號作用下建立狀態(tài)，且當 輸入信號撤離后，建立的狀態(tài)能保留下來。 如何控制存0、存1？ 在輸入信號作用下 FF 的兩個狀態(tài)可以改變（稱翻轉(zhuǎn)）,3. FF的分類 按有無時鐘信號分類： 基本FF：無時鐘信號； 時鐘FF：有時鐘信號。 按邏輯功能分類： RSFF、JKFF、DF

2、F、TFF、TFF,5.2 基本RS觸發(fā)器 是各種觸發(fā)器的電路的基本組成部分，又叫基本FF。,電路結(jié)構(gòu):由兩個門電路交叉連接而成。,FF的狀態(tài)根據(jù)Q，Q端得狀態(tài)定義。 Q=1，Q=0 : 為1狀態(tài) Q=0，Q=1 : 為0狀態(tài),兩個與非門組成的鎖存器,2是否具有觸發(fā)器的特點？,具有兩個穩(wěn)定的狀態(tài) SD=1，RD=1時，電路能夠利用輸出電平作為反饋信號，再將輸出鎖定在該電平上。,_,_,能夠在輸入信號作用下建立 0/1 狀態(tài)，且信號撤離后，狀態(tài)能夠保留下來？,若此時：Q=0, Q=1“0”狀態(tài),則：Q=1, Q=0建立“1”狀態(tài),由于門電路有 tpd，所以不能在2tpd時間內(nèi)撤離SD。,2pd,

3、撤離SD后，SD=RD=1，狀態(tài)保留不變。,2pd,則：Q=1, Q=0可建立“0”狀態(tài),同理：,3. 邏輯功能,RD：置0輸入端（復(fù)位端），低電平有效,_,_,Q :：FF的初始狀態(tài)（現(xiàn)態(tài)） Q*：FF加輸入信號后的狀態(tài)（次態(tài)）,SD：置1輸入端（置位端），低電平有效,說明：不允許RD、SD的0狀態(tài)同時撤離，否則狀態(tài)不定。,4. 波形分析 例： 由與非門組成的SR鎖存器，設(shè)初始狀態(tài)為0，已知輸入RD、SD的波形圖，畫出兩輸出端的波形圖。,（1）SR觸發(fā)器,5.3. 觸發(fā)器的邏輯功能及其描述方法：,特性方程,（2）JK觸發(fā)器,Q*=J(Q)+KQ,（3）T觸發(fā)器,Q*=T(Q)+TQ,（4）D

4、觸發(fā)器,Q*=D,（5）T觸發(fā)器（無輸入信號）,Q*=(Q),5.4. 觸發(fā)器的結(jié)構(gòu),結(jié)構(gòu)形式 電平觸發(fā)的SRFF（同步SRFF）,CLK=0：門G3，G4關(guān)，F(xiàn)F不能建立狀態(tài)； CLK=1：門G3，G4開，F(xiàn)F建立狀態(tài),2. 觸發(fā)方式 觸發(fā)器接收信號、建立狀態(tài)所采用的方式。,5.4.1 電平觸發(fā)的觸發(fā)器,可見：S，R信號受CLK控制，即S、R與CLK同步。,SR鎖存器,控制門,SR鎖存器+控制門,3. 同步FF能構(gòu)成何種功能觸發(fā)器？,（1）電平觸發(fā)SR觸發(fā)器, CLK回到低電平后狀態(tài)不定。,高電平觸發(fā)：CLK線根上不打圈 低電平觸發(fā)：CLK線根上打圈 C1控制所有標注1的輸入端,（2）電平觸

5、發(fā)的D觸發(fā)器,Q*=D,D=0，CLK=1：Q*=0 D=1，CLK=1：Q*=1,（3）能否構(gòu)成T、T、JK FF（這3種觸發(fā)器都具有翻轉(zhuǎn)功能）,在CLK高電平期間，F(xiàn)F將不停的翻轉(zhuǎn)，稱為“空翻”。直到CLK為低電平，此時FF狀態(tài)不定。,不能,5. 畫同步SR觸發(fā)器的波形圖 已知同步SR觸發(fā)器的輸入波形，畫出輸出波形圖，假定其初態(tài)為0。,6. 畫同步D觸發(fā)器的波形圖 已知同步D觸發(fā)器的輸入波形，畫出輸出波形圖，假定其初態(tài)為0。,5.4.2 脈沖觸發(fā)的觸發(fā)器,一電路結(jié)構(gòu)與工作原理,結(jié)構(gòu)：由主觸發(fā)器和從觸發(fā)器構(gòu)成，主觸發(fā)器的信號輸入即為整個觸發(fā)器的信號輸入。因此，通常叫這種結(jié)構(gòu)的觸發(fā)器稱為主從觸

6、發(fā)器（Master-Slave SR Flip-Flop）。,當CLK=1時，主觸發(fā)器接收信號、建立狀態(tài)，從觸發(fā)器被封鎖（狀態(tài)不變）； 當CLK由1變?yōu)?后，主觸發(fā)器的狀態(tài)由從觸發(fā)器轉(zhuǎn)移至輸出端，此時主觸發(fā)器被封鎖。,二主從SR觸發(fā)器的工作原理,G1G4組成的觸發(fā)器為主觸發(fā)器，G5G8組成的觸發(fā)器為從觸發(fā)器。,當CLK=1時，門G1、G2被打開，門G5、G6被封鎖，主觸發(fā)器的狀態(tài)處決于輸入信號S和R，而從觸發(fā)器的狀態(tài)保持不變。,當CLK從1變?yōu)?以后，門G1、G2被封鎖，門G5、G6被打開，此后無論S和R的狀態(tài)如何改變，在CLK=0的全部時間里主觸發(fā)器的狀態(tài)不再改變。而從觸發(fā)器按照主觸發(fā)器相同

7、的狀態(tài)翻轉(zhuǎn)。,因此，在一個CLK的變化周期里觸發(fā)器輸出端的狀態(tài)只翻轉(zhuǎn)一次。,表5-9中的最后兩行Q* (Q*)=11為不定態(tài)，因此SR主從觸發(fā)器也遵守SR=0的約束條件。,表5-9中 CLK 一欄中的“ ”符號表示CLK高電平有效的脈沖觸發(fā)特性，輸出狀態(tài)的變化發(fā)生在CLK的下降沿。,【例5.4.3】主從SR觸發(fā)器的電路如圖5-15所示，其輸入信號S、R、CLK的波形如圖5-16所示，試求：Qm、Qm、Q、Q的波形。設(shè)觸發(fā)器的初始狀態(tài)Q=0。,解：根據(jù)CLK=1期間確定主觸發(fā)器Qm、Qm的波形，因輸入信號S、R在第3個CLK高電平期間發(fā)生變化，所以Qm、Qm的波形也隨之變化。 主從觸發(fā)器的狀態(tài)Q

8、、Q的波形在CLK的下降沿發(fā)生變化，依據(jù)Qm、Qm的波形即可得到。,三主從JK觸發(fā)器的工作原理,因JK觸發(fā)器具有翻轉(zhuǎn)功能，因此在SR主從觸發(fā)器的基礎(chǔ)之上，將輸出信號Q、Q 反饋至輸入端，即可得到主從JK觸發(fā)器。,當J=K=0時，由于門G1、G2被封鎖，觸發(fā)器保持原來的狀態(tài)不變，即Q*=Q。 當J=0，K=1時，則CLK=1時主觸發(fā)器被置成0，待CLK回到0以后，從觸發(fā)器也隨之置成0，即Q*=0。 當J=1，K=0時，則CLK=1時主觸發(fā)器被置成1，待CLK回到0以后，從觸發(fā)器也隨之置成1，即Q*=1。 當J=K=1時，要考慮兩種情況，第一種情況是Q=0，這時門G2被封鎖，CLK=1時，G1輸出

9、低電平，主觸發(fā)器被置成1，待CLK回到0以后，從觸發(fā)器也隨之置成1，即Q*=1； 第二種情況是Q=1，這時門G1被Q 端輸出的低電平封鎖，CLK=1時，G2輸出低電平，主觸發(fā)器被置成0，待CLK回到0以后，從觸發(fā)器也隨之置成0，即Q*=0。因此，在J=K=1時觸發(fā)器完成翻轉(zhuǎn)功能，即Q*=Q。,多輸入端JK觸發(fā)器的電路與邏輯符號,【例5.4.4】 主從JK觸發(fā)器的電路如圖5-17所示，已知輸入端J、K、CLK的波形如圖5-19所示，試畫出Qm、Qm、Q、Q的波形。設(shè)觸發(fā)器的初始狀態(tài)Q=0。,解：畫觸發(fā)器輸出端Q、Q的波形時，要考慮在CLK=1期間輸入信號J、K有無變化。 在第1個CLK高電平期間

10、，J=1、K=0均無變化，因此CLK下降沿到達后，觸發(fā)器置1，即Q*=1。 在第2個CLK高電平期間，J、K發(fā)生過變化，因此不能簡單的以CLK下降沿時J、K的狀態(tài)確定觸發(fā)器的次態(tài)。在第2個CLK高電平期間，出現(xiàn)過J=0，K=1的情況，此時主觸發(fā)器已被置成0，雖然在CLK下降沿到達時輸入狀態(tài)回到了J=K=0，但從觸發(fā)器仍按主觸發(fā)器被置0，即Q*=0。 在第3個CLK高電平期間，出現(xiàn)過J=K=1的情況，這時不能按CLK下降沿到達時J、K的狀態(tài)確定次態(tài)，因為在高電平期間，主觸發(fā)器的狀態(tài)已被置成1，所以CLK下降沿到達后從觸發(fā)器的狀態(tài)被置成1，即Q*=1。,四主從觸發(fā)器的動作特點和脈沖工作特性,主從觸

11、發(fā)器的翻轉(zhuǎn)分兩步：第一步，在CLK=1期間主觸發(fā)器接收輸入信號（S、R或J、K），被置成相應(yīng)的狀態(tài)，而從觸發(fā)器不動（狀態(tài)保持）；第二步，CLK下降沿到達時從觸發(fā)器按主觸發(fā)器的狀態(tài)翻轉(zhuǎn)，所以Q、Q端的狀態(tài)改變發(fā)生在CLK的下降沿。（若以低電平為有效信號，則Q、Q端的狀態(tài)改變發(fā)生在CLK的上升沿。） 由于主觸發(fā)器是電平觸發(fā)的觸發(fā)器，所以主觸發(fā)器在整個高電平期間均可接收信號、建立狀態(tài)。因此要考慮兩種情況：第一種情況，在CLK=1期間，輸入信號（S、R或J、K）無變化，則主從觸發(fā)器的次態(tài)按CLK下降沿到達時輸入信號的狀態(tài)確定即可。 第二種情況，在CLK=1期間，輸入信號發(fā)生變化，對于主從SR觸發(fā)器來說

12、，要按S、R變化情況考慮主觸發(fā)器的狀態(tài)，進而確定從觸發(fā)器的狀態(tài)；對于主從JK觸發(fā)器來說，情況要復(fù)雜一些，如圖5-17所示的主從JK觸發(fā)器，由于Q、Q反饋至輸入門上，所以在Q=0時主觸發(fā)器只能接收置1輸入信號，在Q=1時主觸發(fā)器只能接收置0輸入信號。其結(jié)果就是在CLK=1期間主觸發(fā)器只能翻轉(zhuǎn)一次，一旦翻轉(zhuǎn)了就不能翻回原來的狀態(tài)（例5.4.4中的第3個CLK高電平期間即是如此）。 主從觸發(fā)器的脈沖工作特性：因主觸發(fā)器在CLK=1期間均能接收輸入信號，因此要求在CLK為高電平期間輸入信號（S、R或J、K）保持不變，這樣用CLK下降沿到達時輸入信號的狀態(tài)決定觸發(fā)器的次態(tài)肯定是正確的。,5.4.3 邊沿

13、觸發(fā)的觸發(fā)器,邊沿觸發(fā)器有三種類型，利用CMOS傳輸門構(gòu)成、維持阻塞觸發(fā)器以及利用門電路的傳輸延遲時間構(gòu)成的邊沿觸發(fā)器。,一CMOS傳輸門構(gòu)成邊沿觸發(fā)器,1電路結(jié)構(gòu)與工作原理,2用CMOS傳輸門構(gòu)成邊沿觸發(fā)器,當CLK=0時，C=1、C=0，TG1導(dǎo)通、TG2截止，輸入信號D送入FF1，Q1=D、Q1=D。,當CLK的上升沿到達時，C=0、C=1，TG1截止、TG2導(dǎo)通。由于G2、TG2形成正反饋，使Q1在TG1變?yōu)榻刂骨暗臓顟B(tài)被保存了下來。同時，隨著TG4變?yōu)榻刂埂G3變?yōu)閷?dǎo)通，Q1的狀態(tài)通過TG3、G3和G4送至輸出端，使Q*=D,帶異步置位和復(fù)位功能的CMOS邊沿觸發(fā)的D觸發(fā)器,二維持

14、阻塞觸發(fā)器,與非門G3、G5組成基本觸發(fā)器，當A=0，維持A=0，同時封鎖左通道（通過連線封鎖），稱為置1維持線，在CLK=1期間，輸入信號S不能再次進入。 與非門G4、G6組成基本觸發(fā)器，當B=0，維持B=0，同時封鎖右通道（通過連線封鎖），稱為置0維持線，在CLK=1期間，輸入信號R不能再次進入。 與非門G3、G4組成基本觸發(fā)器，當A=0，阻塞B=0（通過連線阻塞），同時封鎖右通道（通過連線封鎖），稱為置0阻塞線；當B=0，阻塞A=0（通過連線阻塞），同時封鎖左通道（通過連線封鎖），稱為置1阻塞線。阻塞的目的是防止S、R同時為1時，避免A、B同時為0，導(dǎo)致輸出狀態(tài)不定（Q、Q都為1）的情況

15、出現(xiàn)。 當CLK由高電平變?yōu)榈碗娖揭院螅珹=B=1，輸出端保持原來的狀態(tài)不變。同時，左、右輸入通道得到解除（G5、G6兩個與非門打開），為下一次輸入信號做準備。,【例5.4.5】 電路如圖5-22所示，該電路為帶異步輸入的上升沿觸發(fā)的D觸發(fā)器。已知D觸發(fā)器的輸入信號CLK、D、SD的波形如圖5-26所示。試畫出輸出端Q的波形。（異步輸入RD=0）,三邊沿觸發(fā)器的動作特點,由以上介紹的兩種邊沿觸發(fā)器的工作原理可看出，邊沿觸發(fā)器的次態(tài)僅處決于時鐘上升沿或下降沿到達時刻的輸入信號狀態(tài)，而與之前或之后輸入信號的狀態(tài)無關(guān)，這種特性保證了觸發(fā)器的狀態(tài)在每個CLK周期只觸發(fā)一次。 這有效提高了觸發(fā)器的抗干擾能力，也可克服觸發(fā)器的空翻現(xiàn)象（如T、T、 JK觸發(fā)器）。,5.5 觸發(fā)器的電路結(jié)構(gòu)與邏輯功能、觸發(fā)方式的關(guān)系,觸發(fā)器的結(jié)構(gòu)與邏輯功能之間不存在固定的對應(yīng)關(guān)系:,電平觸發(fā)的觸發(fā)器只能構(gòu)成S