1、2020/7/30,1,微機(jī)原理及應(yīng)用,第五章 處理器總線時序和系統(tǒng)總線,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 2,第五章處理器時序和系統(tǒng)總線,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 3,8086的引腳功能；,主要內(nèi)容,8086處理器時序；,系統(tǒng)總線；,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 4,描述處理器總線 說明處理器的工作狀態(tài)特點(diǎn) 了解8086CPU的引線 分析8086CPU基本總線周期時序,學(xué)習(xí)目的,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 5,5.1 8086的引腳功能,非屏蔽中斷,可屏蔽中斷請求,最小最大模式控制 MN/MX=1,最小模式 MN/MX

2、=0,最大模式,讀信號,總線保持請求信號,總線保持相應(yīng)信號,寫信號,存儲器/IO控制信號 M/IO=1,選中存儲器 M/IO=0,選中IO接口,數(shù)據(jù)發(fā)送/接收信號 DT/R=1,發(fā)送 DT/R=0,接收,數(shù)據(jù)允許信號,地址允許信號,中斷響應(yīng)信號,測試信號:執(zhí)行WAIT指令， CPU處于空轉(zhuǎn)等待; TEST有效時,結(jié)束等待狀態(tài)。,準(zhǔn)備好信號:表示內(nèi)存 或I/O設(shè)備準(zhǔn)備好， 可以進(jìn)行數(shù)據(jù)傳輸。,復(fù)位信號,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 6,8086CPU的兩種組態(tài) 最小組態(tài)（模式） MN/MX接+5V 構(gòu)成小規(guī)模的應(yīng)用系統(tǒng),只有8086一個微處理器, 所有的總線控制信號均為8086

3、產(chǎn)生，系統(tǒng)中的總線控制邏輯電路，減少到最少。 最大組態(tài)（模式） MN/MX接地。 用于大型（中型）8086/8088系統(tǒng)中,系統(tǒng)總是包含有兩個或多個微處理器，其中一個主處理器就是8086或8088，其它的處理器稱協(xié)處理器，協(xié)助主處理器工作。 需要總線控制器來變換和組合控制信號。,5.1 8086的引腳功能,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 7,1. 最小模式,系統(tǒng)中只有8086一個微處理器，所有的總線控制信號均由8086產(chǎn)生，系統(tǒng)的總線控制信號被減至最少。,5.1 8086的引腳功能,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 8,目前常用的是最大組態(tài)。要求有較強(qiáng)的驅(qū)動能力。

4、此時8086要通過一組總線控制器8288來形成各種總線周期，控制信號由8288供給，如圖5-1所示。,5.1 8086的引腳功能,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 9,5.1 8086的引腳功能,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 10,地址數(shù)據(jù)復(fù)用，輸入輸出,三態(tài)。,在一個總線周期的第一個時鐘周期，AD15 AD0 傳送地址信號，在其他的時鐘周期，作數(shù)據(jù)總線使用。,(1) 地址/數(shù)據(jù)總線 AD15 AD0,5.1 8086的引腳功能,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 11,(2) 地址/狀態(tài)信號線 A19 / S6 A16 / S3,輸出，三態(tài)。,在一

5、個總線周期的T1，輸出地址信號的最高4位，在其他的時鐘周期，輸出狀態(tài)信號S6 S3。,(1) S6為低，表示8086當(dāng)前與總線相連,(2) S5 IF。,5.1 8086的引腳功能,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 12,A17/S4、A16/S3 的組合指出當(dāng)前使用的段碼寄存器情況,S4,S3,意義,0,0,1,1,0,1,0,1,當(dāng)前正在使用ES附加段,當(dāng)前正在使用SS堆棧段,當(dāng)前正在使用CS或者未使用任何寄存器,當(dāng)前正在使用DS數(shù)據(jù)段,5.1 8086的引腳功能,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 13,(3) BHE/S7 高8位數(shù)據(jù)總線允許/ 狀態(tài)線,輸出，

6、三態(tài)。,在總線周期的T1，為BHE信號，表示高8位數(shù)據(jù)線D15 D8 上的數(shù)據(jù)有效。,在其他的總線周期，為S7狀態(tài)信號，8086 中 S7未作定義。,5.1 8086的引腳功能,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 14,(4) MN/MX 最大/最小模式控制信號。,輸出，三態(tài)，低電平有效。,(5) RD 讀信號,5.1 8086的引腳功能,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 15,(6) M/IO 存儲器/輸入輸出控制信號,輸出，三態(tài)。,5.1 8086的引腳功能,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 16,(7) WR 寫信號,輸出，三態(tài)，低電平有效。,5.

7、1 8086的引腳功能,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 17,(8) ALE地址鎖存允許信號,輸出，高有效。每一總線周期的T1有效。,(9) READY準(zhǔn)備好信號,輸入，高有效。CPU訪問存儲器或外設(shè)時，READY有效，表示存儲器或外設(shè)已準(zhǔn)備好傳送數(shù)據(jù)。,5.1 8086的引腳功能,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 18,(10) INTR可屏蔽的中斷請求信號,輸入，高有效，表示外設(shè)向CPU提出中斷申請，若FR中IF=1，CPU在當(dāng)前指令后即響應(yīng)。,5.1 8086的引腳功能,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 19,(11) INTA中斷響應(yīng)信號,5

8、.1 8086的引腳功能,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 20,(12) NMI非屏蔽中斷請求信號,5.1 8086的引腳功能,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 21,(13) RESET系統(tǒng)復(fù)位信號,輸入，高電平有效，必須保持至少個時鐘周期,4T,復(fù)位重新啟動后，第一條指令地址FFFF0H。,5.1 8086的引腳功能,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 22,(14) DT/R 數(shù)據(jù)收發(fā)控制信號,輸出，三態(tài)，控制數(shù)據(jù)總線驅(qū)動器的數(shù)據(jù)傳送方向。,5.1 8086的引腳功能,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 23,(15) DEN數(shù)據(jù)允許

9、信號,輸出，三態(tài)，低有效，控制CPU外接的數(shù)據(jù)收發(fā)器。,5.1 8086的引腳功能,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 24,(16) HOLD總線保持請求信號,輸入，高有效，表示其它的總線主設(shè)備申請對總線的控制權(quán)。,(17) HLDA總線保持響應(yīng)信號,輸出，高有效，表示CPU響應(yīng)HOLD 信號，讓出總線控制權(quán)。,5.1 8086的引腳功能,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 25,(18) TEST測試信號,輸入，低電平有效，與WAIT指令配合使用。,5.1 8086的引腳功能,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 26,(19) CLK系統(tǒng)時鐘輸入信號,最

10、大時鐘頻率為5MHZ，占空比1/3。,(20) GND地和VCC電源引腳,VCC：+5直流電源。,5.1 8086的引腳功能,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 27,最大模式下的引腳信號,在最大模式下，僅2431引腳信號與最小模式不同，如表2-6所示。,表2-6兩種模式下8086的2431引腳信號,引腳編號 最小模式 最大模式,24 25 26 27 28 29 30 31,ALE,DT/,HLDA HOLD,QS1 QS2,RQ/GT1 RQ/GT0,5.1 8086的引腳功能,M/IO,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 28,（1）QS1和QS0指令隊列狀態(tài)信號

11、,輸出。這兩信號組合起來提供了8086內(nèi)部指令隊列的狀態(tài)，以便外部對其動作進(jìn)行跟蹤。QS1和QS0編碼和對應(yīng)的隊列狀態(tài)如表2-7所示。,表2-7QS1和QS0編碼與隊列狀態(tài),QS1QS0 隊列狀態(tài),0 0 1 1,0 1 0 1,空操作 取走指令的第一個字節(jié) 隊列空 從隊列里取出的字節(jié)是指令的后續(xù)字節(jié),5.1 8086的引腳功能,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 29,（2） 2， 1和 0總線周期狀態(tài)信號,輸出，三態(tài)。這三個狀態(tài)信號組成的編碼表示了當(dāng)前總線周期是何種操作周期，如表2-8所示。,表2-8 2， 1和 0編碼總線周期,發(fā)中斷響應(yīng)信號 讀I/O端口 寫I/O端口 暫停

12、 取指令 讀存儲器 寫存儲器 無源狀態(tài),0 1 0 1 0 1 0 1,0 0 0 0 1 1 1 1,0 0 1 1 0 0 1 1,總線周期,5.1 8086的引腳功能,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 30,當(dāng)8086工作在最大模式時，必須連接總線控制器，如Intel8288。8288將利用以上狀態(tài)信息產(chǎn)生最大模式下的存儲器和I/O控制信號。,5.1 8086的引腳功能,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 31,（3） 總線封鎖信號,輸出，三態(tài)、低電平有效。當(dāng)此信號為低電平有效時，系統(tǒng)中其他總線主部件不能占有總線。此信號由前綴指令LOCK使其有效，并一直保持到L

13、OCK前綴后面的一條指令執(zhí)行完畢。另外，在8086的兩個中斷響應(yīng)脈沖之間， 信號也自動變?yōu)橛行щ娖?，以防其他總線主部件在中斷響應(yīng)過程中占有總線，使一個完整的中斷響應(yīng)過程被間斷。,5.1 8086的引腳功能,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 32,（4） 和 總線請求/允許信號,雙向。這兩個信號可供CPU以外的兩個處理器用以發(fā)出使用總線的請求信號和接收CPU對總線請求信號的應(yīng)答信號，總線請求信號和允許信號在同一引腳上傳輸，但方向相反。 的優(yōu)先級高于 。,5.1 8086的引腳功能,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 33,思考題： 8086/8088 有兩種工作方式，它

14、們是通過什么方法來實現(xiàn)？在最大模式下其控制信號怎樣產(chǎn)生？,5.1 8086的引腳功能,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 34,指令周期、總線周期和時鐘周期,指令周期(Instruction Cycle)：CPU執(zhí)行一條指令所需要的時間。,總線周期(Bus Cycle)：CPU與外部電路之間進(jìn)行一次數(shù)據(jù)傳送所需的時間。,時鐘周期(Clock Cycle)：控制CPU基本操作的時鐘，是CPU處理動作的最小時間單位，又稱T狀態(tài)。,5.2 8086 的總線操作和時序,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 35,一個指令周期由一個或若干個總線周期組成，一個總線周期至少包含4個T狀

15、態(tài)。,5.2 8086 的總線操作和時序,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 36,一、典型總線周期的時序,5.2 8086 的總線操作和時序,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 37,8086CPU的一個基本總線周期由4個時鐘周期（T1T4）組成。時鐘周期T也稱為T狀態(tài)，即T1狀態(tài)、T2狀態(tài)、T3狀態(tài)和T4狀態(tài)。CPU在每個時鐘周期（狀態(tài)）內(nèi)完成若干基本操作,5.2 8086 的總線操作和時序,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 38,5.2 8086 的總線操作和時序,T1狀態(tài)： CPU向20位地址/狀態(tài)（A19/S6A16/S3），地址/數(shù)據(jù)（AD15

16、AD0）分時復(fù)用總線上發(fā)送讀寫存儲器或I/O端口的地址。 發(fā)ALE地址鎖存信號 發(fā)出存儲器/IO讀寫控制信號M/IO,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 39,5.2 8086 的總線操作和時序,T2狀態(tài)： CPU低16位地址/數(shù)據(jù)總線（AD15AD0）切換為數(shù)據(jù)總線，為讀寫數(shù)據(jù)作準(zhǔn)備 T2狀態(tài)總線的高4位（A19/S6A16/S3）上輸出本總線周期狀態(tài)信息S6S3。這些狀態(tài)信息用來表示中斷允許狀態(tài)、當(dāng)前正在使用的段寄存器等。 發(fā)出數(shù)據(jù)允許信號DEN 發(fā)出數(shù)據(jù)發(fā)送接受控制信號DT/R,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 40,5.2 8086 的總線操作和時序,T3狀態(tài)

17、 CPU在總線的高4位（A19/S6A16/S3）繼續(xù)輸出總線周期狀態(tài)信號S6S3。在總線的低16位（AD15AD0）地址/數(shù)據(jù)線上繼續(xù)發(fā)送要寫的數(shù)據(jù)，或者從存儲器或I/O端口讀入數(shù)據(jù) 采樣READY線，若有效（高電平），則進(jìn)入T4周期，若無效，則說明外設(shè)沒準(zhǔn)備好，插入Tw周期,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 41,TW等待狀態(tài)：如果被選中的存儲器或I/O設(shè)備不能及時配合CPU傳送數(shù)據(jù)，則必須通知CPU數(shù)據(jù)“未準(zhǔn)備好”，迫使CPU在T3狀態(tài)后插入等待狀態(tài)TW?！拔礈?zhǔn)備好”信號必須在T3前送給CPU。,Tw狀態(tài),5.2 8086 的總線操作和時序,微機(jī)原理及應(yīng)用第5章 處理器總線

18、時序和系統(tǒng)總線 42,5.2 8086 的總線操作和時序,T4狀態(tài) 在T4開始時鐘的下降沿，把數(shù)據(jù)讀入到CPU或?qū)懭氲竭x中的地址單元 同時其它狀態(tài)信號線恢復(fù)為初始狀態(tài)，為執(zhí)行下一個總線周期做準(zhǔn)備,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 43,T1空閑狀態(tài)：如果在一個總線周期之后，不立即執(zhí)行下一個總線周期，或者當(dāng)指令隊列是滿的，執(zhí)行部件EU又沒有訪問總線的要求，這時BIU就處于空閑狀態(tài)。在空閑狀態(tài)中，可以包含一個或幾個時鐘周期。在空閑狀態(tài)，總線高4位（A19/S6A16/S3）仍輸出與前一總線周期相同的狀態(tài)信號。如果前一個總線周期是寫周期，則CPU在總線低16位（AD15AD0）上繼續(xù)驅(qū)

19、動數(shù)據(jù)信息；如果前一個總線周期是讀周期，則總線低16位（AD15AD0）為高阻狀態(tài)。,5.2 8086 的總線操作和時序,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 44,由上可知，正常情況下，8086CPU的一個基本總線周期由4個時鐘周期（T1T4）組成，但當(dāng)所連接的存儲器或I/O設(shè)備不能及時配合CPU進(jìn)行數(shù)據(jù)的讀寫時，還要適當(dāng)增加一個或幾個等待狀態(tài)。,5.2 8086 的總線操作和時序,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 45,二、8086的讀寫總線周期,5.2 8086 的總線操作和時序,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 46,如果在T3周期前沿的下降沿采樣

20、ready信號，若沒準(zhǔn)備好（低電平），在T3和T4之間就會插入一個或多個TW等待周期，直到READY變高，轉(zhuǎn)入T4周期，完成讀操作。,5.2 8086 的總線操作和時序,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 47,8086的寫總線周期,5.2 8086 的總線操作和時序,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 48,8086進(jìn)入和退出保持狀態(tài)的時序,CPU在每一個T狀態(tài)的上升邊沿采樣HOLD信號，若有效，則在當(dāng)前總線周期結(jié)束時響應(yīng)。,5.2 8086 的總線操作和時序,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 49,中斷響應(yīng)周期,CPU在每條指令的最后一個T狀態(tài)，采樣I

21、NTR信號，若有效，且IF=1，則CPU在當(dāng)前指令執(zhí)行完畢以后響應(yīng)，進(jìn)入中斷響應(yīng)周期。,5.2 8086 的總線操作和時序,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 50,第一個中斷響應(yīng)周期 T1狀態(tài)：AD15-AD0浮空；IF=1，給出中斷響應(yīng)信號INTA。 第二個中斷響應(yīng)周期；被響應(yīng)的外設(shè)數(shù)據(jù)線送一個字節(jié)的中斷矢量類型， CPU讀入后，從中斷矢量表上找到服務(wù)程序的入口地址。,5.2 8086 的總線操作和時序,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 51,思考題： 軟件中斷指令會執(zhí)行中斷響應(yīng)周期否？,5.2 8086 的總線操作和時序,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系

22、統(tǒng)總線 52,5.2 8086 的總線操作和時序,系統(tǒng)復(fù)位與啟動 通過RESET引腿上的觸發(fā)信號來執(zhí)行。 標(biāo)志寄存器 : 清零 指令指針（IP）: 0000H CS: FFFFH DS、ES、SS : 0000H 指令隊列 : 空 其它寄存器 : 0000H 復(fù)位脈沖的有效電平（高）必須超過4個時鐘周期（開啟電源引起的復(fù)位時間大于50s）,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 53,5.2 8086 的總線操作和時序,復(fù)位后地址總線浮空 復(fù)位后，第一條指令的地址： 物理地址為 FFFF0+OOOOH（IP中） =FFFFOH 一般在FFFFO中，存放一條段交叉直接JMP指令，轉(zhuǎn)移到系統(tǒng)程序?qū)嶋H開始處。這個程序往往實現(xiàn)系統(tǒng)初始化、引導(dǎo)監(jiān)控程序或者引導(dǎo)操作系統(tǒng)等功能，這樣的程序叫做引導(dǎo)和裝配程序。,微機(jī)原理及應(yīng)用第5章 處理器總線時序和系統(tǒng)總線 54,5.3 系 統(tǒng) 總 線,5.4.1 概述 總線是用來連接各部件的一組通信線，換言之，總線是一種在多于兩個模塊(設(shè)備或子系統(tǒng))間傳送信息的公共