1、VHDL與數(shù)字系統(tǒng)設(shè)計(jì)課程設(shè)計(jì)報(bào)告(2014-2015年第一學(xué)期)名稱(chēng)：VHDL和數(shù)字系統(tǒng)設(shè)計(jì)標(biāo)題：雙向移位寄存器醫(yī)院部門(mén)：傳記電子工程學(xué)院類(lèi)別：電子1301學(xué)號(hào)：1131230106學(xué)生名稱(chēng)：韓輝講師：高雅康設(shè)計(jì)周數(shù)：2周成績(jī)：日期：2015年1月1日一、課程設(shè)計(jì)的目的和要求1.設(shè)計(jì)目的(1)熟悉MAXPLUS2/Quartus II軟件，熟悉軟件的VHDL節(jié)目輸入、節(jié)目編譯和節(jié)目模擬。(2)學(xué)習(xí)如何使用VHDL語(yǔ)言設(shè)計(jì)雙向移動(dòng)寄存器電路程序。2.設(shè)計(jì)要求：根據(jù)設(shè)計(jì)主體中提出的雙向移動(dòng)寄存器功能設(shè)置，實(shí)現(xiàn)電路設(shè)計(jì)。二、設(shè)計(jì)主體1.雙向移位寄存器工作原理及設(shè)計(jì)思路雙向移位寄存器有三種茄子輸入方

2、法：4位并行輸入、1位左串行輸入和1位右移位串行輸入。雙向移動(dòng)寄存器有一種茄子輸出方法：4位并行輸出。(1)。雙向移位寄存器的工作方式如下：當(dāng)1位數(shù)據(jù)向左移動(dòng)串行輸入時(shí)，首先進(jìn)入內(nèi)部寄存器的最高位，輸出到并行輸出端口的最高位，然后發(fā)生由同步時(shí)鐘的向上跳躍觸發(fā)的向左移動(dòng)。當(dāng)1位數(shù)據(jù)從右側(cè)移動(dòng)到串行輸入端輸入時(shí)，首先進(jìn)入內(nèi)部寄存器的最低位，移動(dòng)到并行輸出端口的最低位輸出，然后移動(dòng)到同步時(shí)鐘的上跳觸發(fā)的右側(cè)。(2)。雙向移位寄存器的輸入和輸出端口如下：CLR:異步零輸入；SRSI:串行右移位輸入；SLSI:串行左輸入；a、b、c、d: 4位并行輸入QA、QB、QC、QD: 4位并行輸出S0，S1:兩

3、個(gè)曹征代碼輸入。(3)。雙向移位寄存器的通信端口功能包括：Clr=0時(shí)4位輸出端定理0；CLK=0時(shí)，4位輸出保持原始狀態(tài)。S=00時(shí)，4位輸出端保持原始狀態(tài)。S=01時(shí)，串行右移可以輸入1位數(shù)據(jù)。S=10時(shí)，可以向左移動(dòng)串行以輸入1位數(shù)據(jù)。S=11時(shí)，可以在并行端口上輸入4位數(shù)據(jù)。2雙向移位寄存器設(shè)計(jì)源代碼LIBRARY IEEEUSE IEEE。STD_LOGIC_1164。ALLUSE IEEE。STD_LOGIC_UNSIGNED。ALL包括庫(kù)和軟件包將Entitydouble_dir_regtis3354圖元定義為double _ dir _ regt通信端口(s : in STD

4、_ logic _ vector(1 down to 0)；Clr、clk、srsi、slsi、a、b、c、d : in STD _ logicresult : out STD _ logic _ vector(3 down to 0)；通信端口參數(shù)輸入控制信號(hào)s設(shè)置，時(shí)鐘clk，并行輸入ABCD，END double _ dir _ regt輸出resultarchitecture RTL of double _ dir _ regtissignal result 13360 STD _ logic _ vector(3 down to 0)；設(shè)置信號(hào)result1貝金Result=resu

5、lt1PROCESS (clk，clr) 敏感信號(hào)是時(shí)鐘和零信號(hào)貝金If (clr=0)then結(jié)果1= 0000 ；Elsif (clk事件和clk=1) thenCase s isWHEN 00=控制信號(hào)為00時(shí)實(shí)現(xiàn)保持功能result 1(0)=result 1(0)；result 1(1)=result 1(1)；result 1(2)=result 1(2)；result 1(3)=result 1(3)；WHEN01=控制信號(hào)為01時(shí)，實(shí)現(xiàn)向右移動(dòng)功能result 1(3)=srsi；result 1(2)=result 1(3)；result 1(1)=result 1(2)；r

6、esult 1(0)=result 1(1)；WHEN10=控制信號(hào)為10時(shí)向左移動(dòng)result 1(0)=slsi；result 1(1)=result 1(0)；result 1(2)=result 1(1)；result 1(3)=result 1(2)；WHEN11=控制信號(hào)為11時(shí)實(shí)現(xiàn)并行輸入功能結(jié)果1(0)=a；結(jié)果1(1)=b；結(jié)果1(2)=c；結(jié)果1(3)=d；END caseEND ifEND processEND RTL節(jié)目結(jié)束二、課程設(shè)計(jì)結(jié)論1.雙向移位寄存器的模擬波形圖和分析：圖1雙向移位寄存器保持功能模擬波形圖0 0 1 1 0 0在控制信號(hào)s0s1=10中，實(shí)施左移

7、功能可以獲得0000，0001，0011，0110的輸出，在s0s1=00的情況下，輸出結(jié)果result保持0110不變，以實(shí)現(xiàn)保留功能，并且可以看到寄存器根據(jù)模擬波形圖保持不變。圖1是在S=01時(shí)實(shí)現(xiàn)右移動(dòng)功能以獲得0000、1000、1100的輸出的雙向移動(dòng)寄存器保持功能的模擬波形圖。S=00時(shí)，輸出result保持1100不變。也就是說(shuō)，寄存器實(shí)現(xiàn)了維護(hù)功能。圖2雙向移位寄存器右移位模擬波形圖0 0 1 1 0 0 1 1 0 0 1 1 0 0圖2是雙向移動(dòng)寄存器右移功能的模擬波形圖，在srsi側(cè)輸入001100110011001100，S=01的情況下，輸出側(cè)結(jié)果依次輸出000、10

8、00、1100、0110、0011、1100。圖3雙向移位寄存器左模擬波形圖1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0圖3是雙向移動(dòng)寄存器左移功能的模擬波形圖，在slsi側(cè)輸入001100110011001100，S=10的情況下，輸出側(cè)結(jié)果依次輸出000、0001、0011、0110、1100、100。圖4雙向移位寄存器并行輸入模擬波形圖圖4是圖4分析中可用的雙向移動(dòng)寄存器并行輸入功能的模擬波形圖。S=11時(shí)，輸入部輸入dcda=0101，時(shí)鐘脈沖到達(dá)時(shí)，寄存器輸出部result輸出結(jié)果，并行輸入數(shù)據(jù)bcda=0101。根據(jù)模擬波形圖，輸出結(jié)果result首先表示0000的初始結(jié)果，延遲一段時(shí)間后，輸出result=0101為并行輸入數(shù)據(jù)提供并行輸入功能。綜合圖1、2、3、4表明，雙向移動(dòng)寄存器可以在徐璐其他控制信號(hào)的控制下執(zhí)行向左移動(dòng)、向右移動(dòng)、并行輸入、數(shù)據(jù)保持功能。2.課程設(shè)計(jì)摘要與改進(jìn)節(jié)目(1)串行右移輸入(SRSI)和串行左移輸入(SLSI)中的輸入太復(fù)雜，模擬波形結(jié)果不