1、EDA 電子時(shí)鐘設(shè)計(jì),EDA 電子時(shí)鐘設(shè)計(jì),引 言,EDA、VHDL簡(jiǎn)介,設(shè)計(jì)過(guò)程,系統(tǒng)仿真,1引 言,1.1 課程設(shè)計(jì)的目的 本次設(shè)計(jì)的目的就是在掌握EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的初步使用基礎(chǔ)上，了解EDA技術(shù)，對(duì)計(jì)算機(jī)系統(tǒng)中時(shí)鐘控制系統(tǒng)進(jìn)一步了解，掌握狀態(tài)機(jī)工作原理，同時(shí)了解計(jì)算機(jī)時(shí)鐘脈沖是怎么產(chǎn)生和工作的。在掌握所學(xué)的計(jì)算機(jī)組成與結(jié)構(gòu)課程理論知識(shí)時(shí)。通過(guò)對(duì)數(shù)字秒表的設(shè)計(jì)，進(jìn)行理論與實(shí)際的結(jié)合，提高與計(jì)算機(jī)有關(guān)設(shè)計(jì)能力，提高分析、解決計(jì)算機(jī)技術(shù)實(shí)際問(wèn)題的能力。通過(guò)課程設(shè)計(jì)深入理解計(jì)算機(jī)結(jié)構(gòu)與控制實(shí)現(xiàn)的技術(shù)，達(dá)到課程設(shè)計(jì)的目標(biāo)。 1.2 課程設(shè)計(jì)的內(nèi)容 利用VHDL語(yǔ)言設(shè)計(jì)基于計(jì)算機(jī)電路中時(shí)鐘脈沖原理

2、的數(shù)字秒表。該數(shù)字秒表能顯示范圍為24小時(shí)00分鐘00秒的簡(jiǎn)易數(shù)字秒表。秒范圍進(jìn)行計(jì)時(shí)，顯示最長(zhǎng)時(shí)間是23小時(shí)59分59秒。計(jì)時(shí)精度達(dá)到10ms。設(shè)計(jì)了復(fù)位開關(guān)和啟停開關(guān)。復(fù)位開關(guān)可以在任何情況下使用，使用以后計(jì)時(shí)器清零，并做好下一次計(jì)時(shí)的準(zhǔn)備。,2.1 EDA技術(shù),2 EDA、VHDL簡(jiǎn)介,EDA是指以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能 化技術(shù)的最新成果而開發(fā)出的電子CAD通用軟件包，它根據(jù)硬件描述語(yǔ)言 HDL完成的設(shè)計(jì)文件，自動(dòng)完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局 布線及仿真，直至完成對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等 工作。目前EDA主要輔助進(jìn)行三

3、個(gè)方面的設(shè)計(jì)工作：IC設(shè)計(jì)、電子電路設(shè)計(jì)和PCB設(shè)計(jì)。沒有EDA技術(shù)的支持，想要完成超大規(guī)模集成電路的設(shè)計(jì)制造是不可想 象的；反過(guò)來(lái)，生產(chǎn)制造技術(shù)的不斷進(jìn)步又必將對(duì)EDA技術(shù)提出新的要求。,2.2.1 VHDL的簡(jiǎn)介 VHDL語(yǔ)言是一種用于電路設(shè)計(jì)的高級(jí)語(yǔ)言。它在80年代的后期出現(xiàn)。最初是由美國(guó)國(guó)防部開發(fā)出來(lái)供美軍用來(lái)提高設(shè)計(jì)的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計(jì)語(yǔ)言 。但是，由于它在一定程度上滿足了當(dāng)時(shí)的設(shè)計(jì)需求，于是他在1987年成為A I/IEEE的標(biāo)準(zhǔn)（IEEE STD 1076-1987）。1993年更進(jìn)一步修訂，變得更加完備，成為A I/IEEE的A I/IEEE STD

4、1076-1993標(biāo)準(zhǔn)。目前，大多數(shù)的CAD廠商出品的EDA軟件都兼容了這種標(biāo)準(zhǔn)。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE-1076（簡(jiǎn)稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和VHDL接口。此后VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語(yǔ)言。1993年，IEEE對(duì)VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的1076-1993版本，（簡(jiǎn)稱93版）?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，又得到眾多EDA公司的支持，在電子

5、工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。有專家認(rèn)為，在新的世紀(jì)中，VHDL于Verilog語(yǔ)言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。,2.2 硬件描述語(yǔ)言VHDL,2.2.2 VHDL語(yǔ)言的特點(diǎn) VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，關(guān)于用VHDL和原理圖輸入進(jìn)行CPLD/FPGA設(shè)計(jì)的粗略比較：在設(shè)計(jì)中，如果采用原理圖輸入的設(shè)計(jì)方式是比較直觀的。你要設(shè)計(jì)的是什么，你就直接從庫(kù)中調(diào)出來(lái)用就行了。這樣比較符合人們的習(xí)慣。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。應(yīng)用VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)

6、點(diǎn)是多方面的。 （1）與其他的硬件描述語(yǔ)言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。 （2）VHDL豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。 （3）VHDL語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。 （4）對(duì)于用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和

7、優(yōu)化，并自動(dòng)的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。 （5）VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。,2.2.3VHDL的設(shè)計(jì)流程 它主要包括以下幾個(gè)步驟： （1）.文本編輯： 用任何文本編輯器都可以進(jìn)行，也可以用專用的HDL編輯環(huán)境。通常VHDL文件保存為.vhd文件，Verilog文件保存為.v文件 （2）.功能仿真： 將文件調(diào)入HDL仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對(duì)簡(jiǎn)單的設(shè)計(jì)可以跳過(guò)這一步，只在布線完成以后，進(jìn)行時(shí)序仿真） （3）.邏輯綜合： 將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語(yǔ)言綜

8、合成最簡(jiǎn)的布爾表達(dá)式。邏輯綜合軟件會(huì)生成.edf或.edif 的EDA工業(yè)標(biāo)準(zhǔn)文件。 (4）.布局布線： 將.edf文件調(diào)入PLD廠家提供的軟件中進(jìn)行布線，即把設(shè)計(jì)好的邏輯安放PLD/FPGA內(nèi)。 （5).時(shí)序仿真： 需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗(yàn)證電路的時(shí)序。（也叫后仿真） 通常以上過(guò)程可以都在PLD/FPGA廠家提供的開發(fā)工具。,3設(shè)計(jì)過(guò)程,3.1 設(shè)計(jì)規(guī)劃,3.2各模塊的原理及其程序,2時(shí)基分頻模塊,1控制模塊,3計(jì)時(shí)模塊,3.1 設(shè)計(jì)規(guī)劃,3.2各模塊的原理及其程序,3.2.1控制模塊 計(jì)時(shí)模塊的作用是針對(duì)計(jì)時(shí)過(guò)程進(jìn)行控制。計(jì)時(shí)控制模塊可用倆個(gè)按鈕來(lái)完成秒表的啟動(dòng)、停

9、止和復(fù)位。部分源程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CTRL IS PORT( CLR,CLK,SP:IN STD_LOGIC; EN :OUT STD_LOGIC); COM:PROCESS(SP,CURRENT_STATE) BEGIN END IF; END PROCESS; END BEHAVE;,3.2.2時(shí)基分頻模塊 時(shí)基分頻模塊的作用把輸入時(shí)鐘信號(hào)變?yōu)榉诸l輸出信號(hào)。源程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_

10、1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CB10 IS PORT( CLK: IN STD_LOGIC; CO : OUT STD_LOGIC); END CB10; ARCHITECTURE ART OF CB10 IS SIGNAL COUNT:STD_LOGIC_VECTOR (3 DOWNTO 0); BEGIN PROCESS(CLK) BEGIN IF RISING_EDGE(CLK)THEN IF COUNT=1001THEN COUNT=0000; CO=1; ELSE COUNT=COUNT+1; CO=0; END

11、 IF; END IF; END PROCESS; END ART;,3.2.3計(jì)時(shí)模塊 計(jì)時(shí)模塊執(zhí)行計(jì)時(shí)功能，計(jì)時(shí)方法和計(jì)算機(jī)一樣是對(duì)標(biāo)準(zhǔn)時(shí)鐘脈沖計(jì)數(shù)。他是由四 個(gè)十進(jìn)制計(jì)數(shù)器和倆個(gè)六進(jìn)制計(jì)數(shù)器構(gòu)成，其中毫秒位、十毫秒位、秒位和分位采用十進(jìn)制計(jì)數(shù)器，十秒位和十分位采用六進(jìn)制計(jì)數(shù)器。,3.2.4顯示模塊 計(jì)時(shí)顯示電路的作用是將計(jì)時(shí)值在LED數(shù)碼管上顯示出來(lái)。計(jì)時(shí)電路產(chǎn)生的值經(jīng)過(guò)BCD七段譯碼后，驅(qū)動(dòng)LED數(shù)碼管。計(jì)時(shí)顯示電路的實(shí)現(xiàn)方案采用掃描顯示。,4系統(tǒng)仿真,時(shí)基分頻 模塊仿真,分析：CLK為時(shí)鐘信號(hào)的輸入 ，CO為分頻輸出信號(hào),控制模塊 的仿真,分析：CLK、CLR和SP為輸入信號(hào)，EN為輸出信號(hào)。,計(jì)時(shí)電路 模塊仿真,十進(jìn)制計(jì)數(shù)器的仿真,計(jì)時(shí)電路 模塊仿真,六進(jìn)制計(jì)數(shù)器的仿真,計(jì)數(shù)器的仿真,計(jì)時(shí)電路 模塊仿真,分析：clk為時(shí)鐘脈沖脈沖，s_1ms是毫秒計(jì)數(shù)值，s_10ms是十毫秒計(jì)數(shù)器，s_100ms是百毫秒計(jì)數(shù)器，s_1s是秒計(jì)數(shù)器，s_10s是十秒計(jì)數(shù)器，m_1min是分計(jì)數(shù)器，s_10min是十分計(jì)數(shù)器，hour是小時(shí)計(jì)數(shù)器。它們均為輸入信號(hào)。每來(lái)兩個(gè)時(shí)鐘脈沖，s_1ms加1，當(dāng)s_1ms滿十時(shí)，s_10ms加1，依次類推，s_10ms滿十的時(shí)候，s_100ms加1等等作為輸出。,數(shù)據(jù)選擇器的仿真,BCD七段譯碼器驅(qū)動(dòng)器的仿真,分析：bcd為時(shí)鐘脈沖