1、內(nèi)存產(chǎn)品設(shè)計流程,必須采用高速數(shù)字電路設(shè)計原理,定義：數(shù)字電路的工作頻率在達(dá)到45MHZ50MHZ時，并且此工作頻率的電路分量占整個電子系統(tǒng)一定的份量，我們稱這樣的電路為高速電路,如我們的各種內(nèi)存產(chǎn)品中的時鐘頻率和數(shù)據(jù)頻率都達(dá)到了如下的級別：,影響高速信號的幾個原因：,（1）產(chǎn)生傳輸線效應(yīng)，包括特征電阻等電氣特性，信號以電磁場的形式在信號層面和參考層面之間傳播。 （2）寄生了電容和電感效應(yīng)，并孳生了其他如電磁干擾(EMI)等不良影響. （3） 過近的傳輸線間容易產(chǎn)生容性串繞，電流通過一根信號線耦合到另一根信號線上，影響信號的正常工作。 （4）傳輸線中的特征電阻，電容，電感等效應(yīng)會增加信號的傳輸

2、時延和減緩信號的上升延。傳輸線的線長線寬都對信號傳輸產(chǎn)生影響。 （5）信號回流必須通過參考平面進行回流，否則電磁干擾將使線路無法正常工作。 此外，傳輸線效應(yīng)還包括反射信號，過沖和下沖等其他影響，不可能用傳統(tǒng)低頻的線路設(shè)計方法來進行設(shè)計，否則設(shè)計的PCB將無法工作。高速電路設(shè)計技術(shù)已經(jīng)成為解決高頻狀態(tài)下控制信號完整性的唯一途徑。,高速電路設(shè)計需要解決:,信號完整性問題. 包括時延,反射,串繞,振鈴等 電源完整性問題. EMC/EMI問題.,在高頻狀態(tài)下:傳輸線可以表征為上圖所示的電阻,電容,電感和電導(dǎo)鏈.,JEDEC提供的規(guī)范,DIMM信號類別.(數(shù)據(jù),地址信號,命令信號,1/2bank?) 符

3、合對應(yīng)Row Card的器件封裝,尺寸,頻率等參數(shù),如DRAM,PLL,REG,AMB等. 原理圖(信號連接關(guān)系) DIMM外觀尺寸. 各種信號的拓?fù)浣Y(jié)構(gòu),線長容限,以及端接的阻容器件. 規(guī)定阻抗控制(60 Ohm+/-10%)參考疊層. VDDSPD,Vref,VDDQ等電源線以及電源/地層的去藕電容參考容值.,高速電路設(shè)計流程,High-speed design flow,業(yè)界較先進的PCB設(shè)計軟件Cadence,包括原理圖、PCB版圖，信號完整性及電源仿真等多種工具的專業(yè)PCB設(shè)計軟件。原理圖使用Concept HDL，板圖級的設(shè)計使用Allegro,DRAM芯片: 數(shù)據(jù)存儲單元.是內(nèi)存

4、條上的最重要的器件，決定DIMM的容量及帶寬。主要芯片廠家有 等. EEPROM芯片: 存儲內(nèi)存的主要性能參數(shù)，包括工作頻率，內(nèi)存容量等，開機時，自檢程序根據(jù)SPD中的參數(shù)設(shè)置BIOS中內(nèi)存相關(guān)參數(shù). 阻容器件: 電阻及排阻主要用于消除信號反射, 對傳輸線做源端或終端匹配.電容主要用于旁路,濾波,去藕以及匹配等作用. 對于服務(wù)器內(nèi)存,還會用到控制時鐘同步的PLL芯片及數(shù)據(jù)寄存作用的Register芯片.以及用于Fully Buffered DIMM上的AMB(Advanced Memory Buffer)芯片.,內(nèi)存設(shè)計涉及的器件及作用,1.原理圖設(shè)計,SPEC原理圖要求:,1. 確定器件封裝

5、 2. 確定器件間連接關(guān)系,2.PCB板圖設(shè)計,疊層結(jié)構(gòu)對阻抗的控制,帶狀傳輸線：信號線夾于兩層參考平面之間。這樣的結(jié)構(gòu)有利于減少外接的電磁干擾，可以得到較好的的信號 。對于比較重要的時鐘信號，多層布線中可以優(yōu)先考慮使用內(nèi)層布線,微帶傳輸線：信號的表層布線，僅有一層參考層，外界對線路信號的傳輸影響比帶狀線要差，但這樣的設(shè)計使得布線相對簡單且接觸信號線更為容易。,布線阻抗要求：,JEDEC對信號線阻抗有明確的要求(DDRII 為例）： 特征阻抗:60 Ohm /10% 信號線最小間距: 4mil 差分線間距：4mil,影響PCB特征阻抗的幾個重要參數(shù)為: 線寬,介質(zhì)厚度,介電常數(shù),銅厚等 對于已

6、給定的FR-4PCB介質(zhì),我們主要關(guān)注的的是如何調(diào)整參考平面的疊層及電源/地平面的分布來保證布線阻抗的連續(xù).,Cadence中對疊層阻抗控制的設(shè)計工具：,內(nèi)存PCB的阻抗控制：60歐+/- 10 雖然內(nèi)存設(shè)計中對于PCB疊層阻抗控制通常交由PCB廠商解決，對于設(shè)計人員合理安排疊層，同樣需要控制布線阻抗連續(xù)性以及進行信號完整性仿真等方面都有重要的意義。,JEDEC提供的幾種PCB疊層結(jié)構(gòu),布線約束：,方便地設(shè)置線間的距離約束，以便手動布線時使線寬和線距自動地避讓，以達(dá)到要求的距離。,時鐘線的布線,數(shù)據(jù)線的布線,減少彎曲，消除阻抗不連續(xù)點 減少過孔的使用 保持差分線的平行及等距,布線技巧：,設(shè)定線

7、長規(guī)則,及時發(fā)現(xiàn)線長錯誤,及時發(fā)現(xiàn)線長不滿足規(guī)則的情況， 防止因設(shè)計失誤產(chǎn)生的信號的時序錯誤,Allegro Constraint Manager,電容：,1.旁路電容為參考不同電源層的信號提供完整的回流路徑。 2.去耦電容增加電源和地的交流耦合，減小交流信號對電源的影響；消除電源電壓抖動，穩(wěn)定參考電壓。,在PCB上均勻分布旁路電容和去耦電容。,3.負(fù)載電容用于平衡負(fù)載端的結(jié)構(gòu)，優(yōu)化信號質(zhì)量 4.濾波電容濾除ODT,CS等低頻信號上的高頻噪聲,根據(jù)JEDEC 規(guī)范，在CS相應(yīng)信號線上會加上負(fù)載電容和濾波電容,電容 (續(xù)）,4.端接電阻的設(shè)置,端接電阻可以避免信號反射疊加而導(dǎo)致的失真。當(dāng)傳輸線特征阻抗與負(fù)載阻抗匹配時, 電流在終端可被全部吸收而沒有無反射信號的產(chǎn)生 。,加入仿真流程后的PCB設(shè)計,信號完整性（Signal Integrity）仿真：,Cadence仿真軟件可把連續(xù)的幾段由無源元件(如電阻,電容或電感)連接的net 識別為一段特殊的Xnet。 通過Xnet可以仿真一段連接驅(qū)動源和接收端的信號波形，以判別信號在傳輸過程種是否產(chǎn)生失真。,仿真流程：,調(diào)整疊層以滿足60 Ohm阻抗要求,設(shè)定電源和參考電壓,仿真前參數(shù)調(diào)整,模型加載,設(shè)定仿真參數(shù),提取拓?fù)浣Y(jié)構(gòu)進行仿真,提取的拓?fù)鋱D包括： 信