1、電子技術(shù)綜合設(shè)計,等精度頻率測量,等精度頻率計設(shè)計,在此完成的設(shè)計項目可達到的指標為：,（1）頻率測試功能：測頻范圍0.1Hz100MHz。測頻精度：測頻全域相對誤差恒為百萬分之一。,（2）脈寬測試功能：測試范圍0.1s1s，測試精度0.01s 。,（3）占空比測試功能：測試精度199。,測頻率 測周期 測相位 測脈沖寬度,0.01s, 0.1s, 1s, 10s,測頻法（高頻測量1MHz）,頻率的定義：物質(zhì)在1秒內(nèi)完成周期性變化的次數(shù)叫做頻率 ，或者單位時間內(nèi)完成振動的次數(shù) 。,fx=N/T,測周期（低頻測量）,測量誤差 =N/N+ fc/fc =f/f 第一項為計數(shù)誤差，第二項為晶振誤差

2、f=1MHz,閘門T=1s，=10-6 f=500kHz, =10-6,則T=N/f=2s F=10Hz, =10-6,則T=N/f=10-6/10=100000s,12.1 等精度頻率計設(shè)計,12.1.1 主系統(tǒng)組成,圖12-1 頻率計主系統(tǒng)電路組成,12.1 等精度頻率計設(shè)計,12.1.2 測頻原理,圖12-2 等精度頻率計主控結(jié)構(gòu),Nx,Ns,等精度頻率法測量誤差 Nx計數(shù)無誤差， Ns最多相差一個脈沖 fx=fs*Nx/Ns fxe=fs*Nx/(Ns+ 1) 相對誤差 =(fxe-fx)/fxe= 1 /Ns1/Ns Ns=T*fs 測量誤差與被測信號頻率無關(guān)，僅與Ns有關(guān) 閘門時間

3、越長，標準頻率越高，測量相對誤差越小。,設(shè)在一次預(yù)置門時間Tpr中對被測信號計數(shù)值為Nx，對標準頻率信號的計數(shù)值為Ns，則下式成立：,12-1,不難得到測得的頻率為：,12-2,圖12-3 頻率計測控時序,12.1.3 FPGA/CPLD開發(fā)的VHDL設(shè)計,占空比 = 12-3,【例12-1】 LIBRARY IEEE; -等精度頻率計 USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY GWDVPB IS PORT (BCLK : IN STD_LOGIC; -CLOCK1 標準頻率時鐘信號 TCLK :

4、IN STD_LOGIC; - 待測頻率時鐘信號 CLR : IN STD_LOGIC; - 清零和初始化信號 CL : IN STD_LOGIC; -預(yù)置門控制 SPUL : IN STD_LOGIC; -測頻或測脈寬控制 START : OUT STD_LOGIC; EEND : OUT STD_LOGIC; -由低電平變到高電平時指示脈寬計數(shù)結(jié)束 SEL : IN STD_LOGIC_VECTOR(2 DOWNTO 0); -多路選擇控制 DATA : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); -位數(shù)據(jù)讀出 END GWDVPB; 接下頁,ARCHITECTUR

5、E behav OF GWDVPB IS SIGNAL BZQ,TSQ : STD_LOGIC_VECTOR(31 DOWNTO 0);-標準計數(shù)器/測頻計數(shù)器 SIGNAL ENA,PUL : STD_LOGIC; - 計數(shù)使能/脈寬計數(shù)使能 SIGNAL MA,CLK1,CLK2,CLK3 : STD_LOGIC ; SIGNAL Q1,Q2,Q3,BENA : STD_LOGIC; SIGNAL SS : STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN START 0 ) ; ELSIF BCLKEVENT AND BCLK = 1 THEN IF BENA =

6、1 THEN BZQ = BZQ + 1; END IF; END IF; END PROCESS; TF : PROCESS(TCLK, CLR, ENA) -待測頻率計數(shù)器，測頻計數(shù)器 接下頁,BEGIN IF CLR = 1 THEN TSQ 0 ); ELSIF TCLKEVENT AND TCLK = 1 THEN IF ENA = 1 THEN TSQ = TSQ + 1; END IF; END IF; END PROCESS; PROCESS(TCLK,CLR)-計數(shù)控制使能，CL為預(yù)置門控信號，同時兼作正負脈寬測試控制信號 BEGIN IF CLR = 1 THEN ENA

7、= 0 ; ELSIF TCLKEVENT AND TCLK = 1 THEN ENA = CL ; END IF; END PROCESS; MA = (TCLK AND CL) OR NOT(TCLK OR CL) ; -測脈寬邏輯 CLK1 = NOT MA; CLK2 = MA AND Q1; CLK3 = NOT CLK2; SS = Q2 接下頁,DD3: PROCESS(CLK3,CLR) BEGIN IF CLR = 1 THEN Q3 = 0 ; ELSIF CLK3EVENT AND CLK3 = 1 THEN Q3 = 1 ; END IF; END PROCESS; PUL =1 WHEN SS=10 ELSE -當SS=10時，PUL高電平，允許標準計數(shù)器計數(shù)， 0 ; -禁止計數(shù) EEND =1 WHEN SS=11 ELSE-EEND為低電平時，表示正在計數(shù)，由低電平變到高電平 0 ; -時，表示計數(shù)結(jié)束，可以從標準計數(shù)器中讀數(shù)據(jù)了 BENA =ENA WHEN SPUL=1 ELSE-標準計數(shù)器時鐘使能控制信號，當SPUL為1時，測頻率 PUL WHEN SPUL = 0 ELSE -當SPUL為0時，測脈寬和占空比 PUL ; END behav;,在使用單片機統(tǒng)調(diào)前，應(yīng)該直接對下載了例12-1程序的FPGA進行測試，如果使用附錄的ED