1、1,第三單元 層次存儲器系統(tǒng),第二講 動態(tài)存儲器和教學(xué)計算機(jī)存儲器設(shè)計 劉衛(wèi)東 ,2,內(nèi)容提要,有關(guān)大實驗的說明 動態(tài)存儲器 教學(xué)計算機(jī)存儲器設(shè)計,3,關(guān)于大實驗檢查,請各組抓緊時間，完成大實驗設(shè)計和調(diào)試。 15周(12月15日至19日)進(jìn)行并完成最終檢查。請同學(xué)們按組準(zhǔn)備好以下材料： 調(diào)試完成的教學(xué)計算機(jī) 檢查方案：供檢查設(shè)計的匯編語言程序以及預(yù)期結(jié)果（包含擴(kuò)展指令） 設(shè)計文檔 最終檢查時間、地點(diǎn)請各班科代表在14周與我們確定。 16周，請各班選出一組，在課堂上和大家交流,4,大實驗提交文檔列表,指令系統(tǒng)設(shè)計文檔 指令系統(tǒng)列表 設(shè)計說明； 運(yùn)算器設(shè)計文檔 線路邏輯圖 設(shè)計說明 有關(guān)GAL芯片

2、的邏輯表達(dá)式 控制器設(shè)計文檔（包括組合邏輯和微程序） 線路邏輯圖 指令執(zhí)行流程圖 指令執(zhí)行流程表 有關(guān)GAL、MACH芯片的邏輯表達(dá)式 內(nèi)存儲器、總線、接口等部分設(shè)計文檔 線路邏輯圖 設(shè)計說明 軟件設(shè)計文檔 對監(jiān)控程序、交叉匯編程序修改的文檔和源程序 組裝、調(diào)試過程中遇到的問題和相應(yīng)的解決辦法 項目完成后的心得體會、有關(guān)建議和意見,5,大實驗評分標(biāo)準(zhǔn),完成基本要求，起評分?jǐn)?shù)為80分，視情況酌情增減。 監(jiān)控程序運(yùn)行正確（微程序和組合邏輯） 擴(kuò)展指令能正常運(yùn)行 提供的實驗報告完整，規(guī)范 有創(chuàng)新和特色，可有加分因素。 修改了監(jiān)控，能完成對擴(kuò)展指令的匯編 修改交叉匯編 其他 你們認(rèn)為有特點(diǎn)的地方，可以

3、陳述 總評成績=40%*考試成績+50%*大實驗成績+10%*作業(yè)成績 若考試成績低于特定值，則無論實驗成績?nèi)绾?，均為不及?6,層次存儲器系統(tǒng),選用生產(chǎn)與運(yùn)行成本不同的、存儲容量不同的、讀寫速度不同的多種存儲介質(zhì)，組成一個統(tǒng)一的存儲器系統(tǒng)，使每種介質(zhì)都處于不同的地位，發(fā)揮不同的作用，充分發(fā)揮各自在速度容量成本方面的優(yōu)勢，從而達(dá)到最優(yōu)性能價格比，以滿足使用要求。 例如，用容量更小但速度最快的 SRAM芯片組成 CACHE，容量較大速度適中的 DRAM芯片組成 MAIN MEMORY，用容量特大但速度極慢的磁盤設(shè)備構(gòu)成 VIRTUAL MEMORY。,7,程序的局部性原理,程序在一定的時間段內(nèi)通

4、常只訪問較小的地址空間 兩種局部性： 時間局部性 空間局部性,地址空間,訪問概率,8,現(xiàn)代計算機(jī)的層次存儲器系統(tǒng),利用程序的局部性原理: 以最低廉的價格提供盡可能大的存儲空間 以最快速的技術(shù)實現(xiàn)高速存儲訪問,Control,Datapath,Secondary Storage (Disk),Processor,Registers,Main Memory (DRAM),Second Level Cache (SRAM),On-Chip Cache,1ns,Milliseconds GB,Speed (ns):,10ns,50-100ns MB-GB,100s,Size (bytes):,KB-M

5、B,Tertiary Storage (Disk),Seconds Terabytes,9,SRAM典型時序,寫時序:,D,讀時序:,WE_L,A,寫保持時間,寫建立時間,寫入數(shù)據(jù),寫入地址,OE_L,High Z,讀地址,Junk,讀訪問時間,讀出數(shù)據(jù),讀訪問時間,讀出數(shù)據(jù),讀地址,10,動態(tài)存儲器的存儲原理,動態(tài)存儲器，是用金屬氧化物半導(dǎo)體（MOS）的單個MOS管來存儲一個二進(jìn)制位（bit）信息的。信息被存儲在MOS管T的源極的寄生電容CS中，例如，用CS中存儲有電荷表示1，無電荷表示0。,11,+ +,- -,VDD,CS,字線,位 線,T,寫 1 ：使位線為低電平，,高，T 導(dǎo)通， 低

6、，T 截止。,低,若CS 上無電荷，則 VDD 向 CS 充電；,把 1 信號寫入了電容 CS 中。,若CS 上有電荷，則 CS 的電荷不變， 保持原記憶的 1 信號不變。,12,+ +,- -,VDD,CS,字線,位 線,T,寫 1 ：使位線為低電平，,高，T 導(dǎo)通， 低，T 截止。,低,若CS 上無電荷，則 VDD 向 CS 充電；,把 1 信號寫入了電容 CS 中。,若CS 上有電荷，則 CS 的電荷不變， 保持原有的內(nèi)容 1 不變；,13,+ +,- -,VDD,CS,字線,位 線,T,高，T 導(dǎo)通， 低，T 截止。,高,寫 0 ：使位線為高電平，,若CS 上有電荷，則 CS 通過 T

7、 放電；,若CS 上無電荷，則 CS 無充放電動作， 保持原記憶的 0 信號不變。,把 0 信號寫入了電容 CS 中。,14,VDD,CS,字線,位 線,T,高，T 導(dǎo)通， 低，T 截止。,高,寫 0 ：使位線為高電平，,若CS 上有電荷，則 CS 通過 T 放電；,若CS 上無電荷，則 CS 無充放電動作， 保持原記憶的 0 信號不變。,把 0 信號寫入了電容 CS 中。,15,+,- -,VDD,CS,字線,位 線,T,接在位線上的讀出放大器會感知這種變化，讀出為 1。,高，T 導(dǎo)通，,高,讀操作： 首先使位線充電至高電平，當(dāng)字線來高電平后，T導(dǎo)通，,低,1. 若 CS 上無電荷，則位線上

8、無電位變化 ，讀出為 0 ；,2. 若 CS 上有電荷，,并使位線電位由高變低，,則會放電，,16,位線127,位線 0,CS,VDD,CS,VDD,CS/2,VDD,CS/2,VDD,VSS,VSS,VDD,VDD,CS/2,CS/2,VDD,VDD,參考單元,參考單元,預(yù)充電 放大器,另一側(cè) 64 行,本側(cè) 64 行,D,D,字線 0,字線127,讀出電路,17,破壞性讀出：讀操作后，被讀單元的內(nèi)容一定被清為零，,必須把剛讀出的內(nèi)容立即寫回去，通常稱其為預(yù)充電延遲， 它影響存儲器的工作頻率，在結(jié)束預(yù)充電前不能開始下一次讀。,要定期刷新：在不進(jìn)行讀寫操作時，DRAM 存儲器的各單元 處于斷路

9、狀態(tài)，由于漏電的存在，保存在電容CS 上的電荷會 慢慢地漏掉，為此必須定時予以補(bǔ)充，通常稱其為刷新操作。 刷新不是按字處理，而是每次刷新一行，即為連接在同一行上 所有存儲單元的電容補(bǔ)充一次能量。 刷新有兩種常用方式： 集中刷新，停止內(nèi)存讀寫操作，逐行將所有各行刷新一遍； 分散刷新，每一次內(nèi)存讀寫后，刷新一行，各行輪流進(jìn)行。 或在規(guī)定的期間內(nèi)，如 2 ms ，能輪流把所有各行刷新一遍。 快速分頁組織的存儲器： 行、列地址要分兩次給出，但連續(xù)地讀寫用到相同的行地址時， 也可以在前一次將行地址鎖存，之后僅送列地址，以節(jié)省送地 址的時間，支持這種運(yùn)行方式的被稱為快速分頁組織的存儲器。,18,動態(tài)存儲器

10、讀寫過程,動態(tài)存儲器芯片,行地址和列地址,數(shù)據(jù)總線DB,片選信號/CS,讀寫信號/WE,動態(tài)存儲器集成度高，存儲容量大，為節(jié)約管腳數(shù)，地址分為行地址和列地址,19,DRAM 寫時序,A,D,OE_L,256K x 8 DRAM,9,8,WE_L,CAS_L,RAS_L,WE_L,A,行地址,OE_L,Junk,寫訪問時間,寫訪問時間,CAS_L,列地址,行地址,Junk,列地址,D,Junk,Junk,寫入數(shù)據(jù),寫入數(shù)據(jù),Junk,DRAM 寫周期時間,WE_L在CAS_L信號之前有效,WE_L 在CAS_L信號之后有效,DRAM 寫訪問開始于: RAS_L信號有效 兩種寫方式: WE_L信號

11、早和晚于 CAS_L信號有效,20,DRAM 讀時序,OE_L,A,行地址,WE_L,Junk,讀訪問時間,輸出使能延遲,CAS_L,列地址,行地址,Junk,列地址,D,High Z,讀出數(shù)據(jù),讀周期時間,OE_L在 CAS_L有效之前有效,OE_L 在CAS_L有效之后有效,DRAM 讀訪問開始于: RAS_L信號有效 兩種讀方式: OE-L早于或晚于 CAS_L有效,Junk,讀出數(shù)據(jù),High Z,21,靜態(tài)和動態(tài)存儲器芯片特性,SRAM DRAM 存儲信息 觸發(fā)器 電容 破壞性讀出 非 是 需要刷新 不要 需要 送行列地址 同時送 分兩次送 運(yùn)行速度 快 慢 集成度 低 高 發(fā)熱量

12、大 小 存儲成本 高 低,22,主存儲器的多體結(jié)構(gòu),為了提高計算機(jī)系統(tǒng)的工作效率，需 要提高主存儲器的讀寫速度。為此可以實 現(xiàn)多個能夠獨(dú)立地執(zhí)行讀寫的主存儲器體， 以便提高多個存儲體之間并行讀寫的能力。 多體結(jié)構(gòu)同時適用于靜態(tài)和動態(tài)的存儲器。 考慮到程序運(yùn)行的局部性原理，多個存儲 體應(yīng)按低位地址交叉編址的方式加以組織。 類似的也可按一體多字的方式設(shè)計存儲器。,23,地址寄存器,主存儲器存儲體,W W W W,數(shù)據(jù)總線,一體多字結(jié)構(gòu),24,地址寄存器,數(shù)據(jù)總線,0字,1字,2字,3字,單字多體結(jié)構(gòu),25,小結(jié):,程序的局部性原理: 時間局部性：最近被訪問過的程序和數(shù)據(jù)很可能再次被訪問 空間局部性

13、：CPU很可能訪問最近被訪問過的地址單元附近的地址單元。 利用程序的局部性原理： 使用盡可能大容量的廉價、低速存儲器存放程序和數(shù)據(jù)。 使用高速存儲器來滿足CPU對速度的要求。 DRAM 速度慢，但容量大，價格低 可用于實現(xiàn)大容量的主存儲器系統(tǒng)。 SRAM 速度快，但容量小，價格高 用于實現(xiàn)高速緩沖存儲器Cache。,26,小結(jié),設(shè)計主存儲器 確定最大尋址空間 確定字長 確定讀寫時序 得到控制信號,27,教學(xué)計算機(jī)TEC-2000存儲器設(shè)計,設(shè)計要求 需要ROM來存放監(jiān)控程序 需要RAM供用戶和監(jiān)控程序使用 能夠讓用戶進(jìn)行擴(kuò)展 設(shè)計原則 盡量簡單，能體現(xiàn)出原理課教學(xué)要求 不追求高速度,28,控制

14、總線設(shè)計,時鐘信號 與CPU時鐘同步（降低了CPU主頻） 讀寫信號,/MIOREQ/WE 0 0 0內(nèi)存寫/MWR 接/WE 0 0 1內(nèi)存讀/MRD 接/OE 0 1 0I/O寫/WR 0 1 1I/O讀/RD 1 X X 不用,用DC3實現(xiàn),29,TEC-2000內(nèi)存控制信號獲取,1B 1A 1G,DC3 139,2B 2A 2G,1Y0 1Y1 1Y2 1Y3,2Y0 2Y1,REQ WE GND,MIO,MWR MRD WR RD,MMREQ IOREQ,74LS139：雙2-4譯碼器,30,地址總線設(shè)計,片選信號 A15、A14和A13最高位地址譯碼產(chǎn)生 /MMREQ作為使能信號 地

15、址信號 A10A0：11位地址 1個地址單元對應(yīng)4個地址 來自地址寄存器,用DC5實現(xiàn),31,TEC-2000片選信號,DC5 138,A15 A14 A13,GND MMREQ VCC,C B A,G2A G2B G1,Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7,00001FFF 20003FFF 40005FFF 60007FFF 80009FFF A000BFFF C000DFFF E000FFFF,DC5 74LS138: 3-8譯碼器,32,TEC-2000地址信號,RAML 6116,ROML 28C64,RAMH 6116,ROMH 28C64,MWR,WE,WE,A10A0

16、,D15D8,D7D0,D15D0,A12A0,A12A0,A10A0,A10A0,OE,CS,CS,OE,OE,OE,CS,CS,Y1,Y1,Y0,Y0,MRD,MRD,D15D8,D7D0,地址總線,數(shù)據(jù)總線,WE,WE,MRD,MRD,33,內(nèi)存儲器和串行接口 存儲器由 2 組 8 位區(qū)組成，可運(yùn)行于8 位或16位方式； 每組由 1 片 2716 RAM 和 2 片 28C64 ROM芯片組成，亦可選用2764 ROM芯片。 對16位地址的最高3位譯碼，產(chǎn)生 8 個存儲器片選信號，各自對應(yīng)8192 的存儲容量。 2 路串行接口，其中一路正常運(yùn)行，另一路經(jīng)擴(kuò)展后方可使用。 對 8 位 IO 端口地址的最高 4位譯碼，產(chǎn)生 8 個 IO芯片的片選信號。 1 片雙 2-4 譯碼器 139 給出內(nèi)存和 IO 的